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45nm時必要的可製造性簽核分析技術

上網時間: 2008年05月05日     打印版  Bookmark and Share  字型大小:  

關鍵字:可製造性  簽核分析  電遷移  熱分析  SSTA 

隨著製程尺寸的不斷縮小,電子設計業正不斷將摩爾定律推往極致。當達到45nm節點時,製造和製程控制將變得極其困難,因此,必須在設計週期中更早地解決可製造性問題,以避免代價高昂的重新投片和晶片失效。

45nm節點的物理和電氣效應,將使設計收斂和產品上市時間面臨嚴峻挑戰,而且,為滿足固有的製造和製程變異性,對設計簽核的要求也在發生改變。這種情況也將嚴重影響設計可製造性。事實上,在數位設計週期中最重要的簽核分析階段,典範轉移的情況正變得越來越明顯。

目前的問題是IC設計收斂和簽核方法能夠達到多高的有效性。滿足傳統簽核標準的設計在45nm矽晶片中仍有可能失敗。相反,為了滿足傳統靜態時序分析(STA)簽核要求而使用過多的保護帶,或是過分保守的餘量,將吞噬更小製程尺寸帶來的優勢。

本文將討論當前簽核分析方法所面臨的物理及電氣製造挑戰,並介紹用於改善45nm製程節點可預測性、產能和性能的方法。設計師利用這些新方法可防止矽晶片故障,並更好地管理晶圓間以及單晶片表面上的時序、漏電功耗和訊號完整性。

過時的傳統簽核分析

圖1顯示,設計過程中的可預測性,將隨著先進專案進度中的小型及可變部份增多而逐漸降低,從而對更小幾何製程尺寸中複雜專案的整體進度造成影響。

圖1:45nm製程節點將面臨可預測性危機。
圖1:45nm製程節點將面臨可預測性危機。

如果將180nm時的設計複雜性標稱為1X,那麼65nm時的設計複雜性將顯著提高到30-40X。通常在180nm時就存在設計進度的可變性,並接近超過計劃設計進度的10%。而到65nm時可變部份將比計劃部份大得多。在45nm時,由於存在艱鉅的變化挑戰,進度可能完全失去控制,導致重大危機。

缺乏可預測性以及導致產能降低的理由之一,是實現期間執行的分析與代工廠要求的簽核驗證之間,存在嚴重的脫節。除了被完全不同的部門使用外,實現和簽核工具還採用不同的引擎,這意味著簽核分析可能檢測出實現過程中不是很明顯的問題。但解決這些問題可能導致漣波效應,並產生新的問題,使得設計收斂所需時間更長。更糟的是,目前大多數實現流程中的各工具均採用不同的引擎。例如,時脈樹工具可能使用與佈局工具不同的時序引擎;而佈局工具也可能使用與佈線工具不同的引擎。

現有簽核解決方案面臨的另一個關鍵挑戰,是由於需要分析45nm時越來越多的電氣完整性和可變效應而帶來的性能瓶頸。例如,走線數量顯著增加,這些走線之間的相互影響也隨之劇增,導致訊號完整性問題呈爆炸式成長。因此需採用先進技術,有效地將數量有限的真正問題從眾多假相中分離出來。

致命弱點──可變性

製造積體電路的製程本身存在缺陷。每個步驟的持續時間、溫度和化學材料濃度的少許變化都會導致晶圓與晶圓間、同一晶圓上的裸晶間,以及同一裸晶上的單元與互連間發生變異。這些製造性差異將引起元件和互連中的實體變化,並導致其電氣行為出現偏差。45nm時的製程控制更加困難,即使製程變化的絕對數量保持與前一代製程相同,但更小節點時的整體性能變化幅度更大。

傳統的靜態時序分析(STA)無法正確對半導體製程中這種固有的可變性建模。它只能透過豐富的保護帶,以及使用多種邊界或情形反映不同的製造條件,以補償這種可變性。但隨著這類情形的增加,分析執行數量將急劇增加,使得設計收斂異常困難,同時使資源負擔加重、提高成本並對進度造成負面影響。因此,目前的STA方案至少需要採用分散式處理功能來執行並發的多邊界分析,以便減輕運算負擔。遺憾的是,基於邊界的方法同樣十分悲觀,因為它會報告發生可能性極小的時序情形。正因為如此,作為新的簽核工具,統計式靜態時序分析(SSTA)遂應運而生,它將帶領業界走向美好的未來。

SSTA使得突破邊界分析障礙成為可能,並對單次分析執行中影響製程變化的許多因素進行全面建模。它能幫助設計師有效對製程和環境變化建模,消除對多種邊界的需求,並剔除許多固有的悲觀情緒。這種統計方法可以減少保護帶,因而減少面積、降低功耗並提升晶片性能。

在SSTA的幫助下,設計師可以研究潛在的性能平衡,並針對想要達到的性能目標評估參數化良率。結果將形成概率密度函數(PDF),如通常的高斯分佈,而非傳統STA僅針對每個網路的單個餘度值。PDF曲線指示了特定時序餘度下故障發生的概率。元件和互連的靈敏度以及每種製程參數的分佈資訊都被用於產生到達時間(資料路徑)、要求時間(時脈路徑)和餘度的PDF曲線。

如圖2所示,使用傳統的最壞情況邊界分析法,將形成最右邊標記為‘最壞情況’箭頭所示的2.3ns關鍵路徑到達時間。相反,若採用PDF曲線提供的SSTA方法,設計師可選取能提供99.9%信心度的3-sigma良率點,以形成1.9ns的標稱到達時間,有效將設計將週期時間削減400ps,並獲得18.2%的路徑性能增益。

圖2:SSTA去除了最壞情況下的分析餘量。
圖2:SSTA去除了最壞情況下的分析餘量。

解決系統性和隨機變化

不能僅為了解決所有路徑上的局部變化,就對整個設計應用較大的安全餘量,應針對特定路徑上每個元件和互連對由於晶片上區域和相對位置引起的個別變化進行建模。以由化學機械研磨處理(CMP)引起的變化來說:它們將導致晶片某個區域的走線厚度比其他地方的等效走線厚或薄15%。這兩條走線隨即會有不同的阻抗,因而影響到其功耗以及透過它們傳送的訊號速度。

在45nm節點,必須逐路徑地建模晶片內的變化。這種建模應包含由CMP、微影、機械應力和蝕刻效應引起的系統變化。以微影來說,它應準確地建模或模擬雷射穿過光罩和任何透鏡的方式,它與矽晶片表面的化學物質如何反應,最終將形成何種結構,以及這些結構在矽晶片中將如何展現。然後簽核方案應能估算這些系統性效應對時序、訊號完整性、功耗、面積及其它性能參數的影響。

元件還會遇到隨機或閘內部變化,因而造成元件失配。應使用空間或網格化技術對晶片不同區域的互連變化量和元件參數進行建模。空間技術涉及到對特殊參數作為距離的函數如何變化的定義。設計師可以採用網格化技術將晶片劃分成一個個網格,並得到網格內每格中每個參數的變化分佈情況。

圖3:由於CMP和微影引起的系統性變化。
圖3:由於CMP和微影引起的系統性變化。

愈加困難的SI設計

一般而言,訊號完整性(SI)意味著要確保訊號在指定的時間內完整地傳送到設定的目的地,即使面臨變化問題亦然。由於SI功能已經被整合在主流的分析和建置工具中,因此很容易讓人相信SI已經不成問題。然而,事實並非如此。對低功率設計追求所造成的變化必須在SI分析中解決。另外,必須大幅改善現有SI分析技術,才能減少可能導致45nm設計收斂惡夢的偽故障。

目前的低功率設計通常使用多個供電電壓,而從較高電壓訊號到較低電壓訊號的耦合程度比相同電壓的訊號間耦合要嚴重得多。低功率設計還使用具有不同開關閾值電壓(Vt)的電晶體組成的閘電路。較高Vt的元件通常具有較高的保持電阻,因此它們更容易成為串擾的‘受害者’。比較而言,較低Vt的元件具有較快的變化速度,使得它們更容易成為具有較強攻擊性的‘入侵者’。低功率設計另外一個特點是需要打開和關閉晶片的不同區域來節省功率。這種開關過程會使電源軌產生瞬變,因而影響晶片其他部份的正常作業。

過去經常使用雜訊傳播和基於路徑的校準等方法來減少SI問題。然而到了45nm,如果入侵者和受害者之間的邏輯和時序關係被忽略,將導致最糟糕的運算結果和嚴重的SI問題。例如在圖4中,入侵者a5影響受害者v3和v4,但a5-a3和a5-a4的最壞情況校準可能並不相同。另外,入侵者a3和入侵者a4具有相反的變化,而受害者v2和受害者v3具有相同的變化,因此a3-v2之間的SI延遲壓縮必將導致a4-v3中變化的加速。雖然a3-v2和a6-v4都能被壓縮,但(a3,a4,a6)的時序依賴性可能排斥a3-v2和a6-v4的最壞情況校準。

圖4:雜訊路徑悲觀剔除技術。
圖4:雜訊路徑悲觀剔除技術。

在45nm SI簽核解決方案中,採用雜訊路徑悲觀剔除技術(NPPR)應對這些‘多入侵者、多受害者’的情形非常重要。NPPR可以解決入侵者與受害者之間的邏輯與時序關係,同時採用實際的開關活動資訊來查明真正的SI問題,讓設計師關注最有可能的故障路徑。

熱分析

45nm時的各種因素,如增加的功率密度和先進的低功率技術,使得晶片上的溫度梯度(變化)範圍更廣泛。取決於任一特定時刻開關動作的數量,晶片不同區域的溫度差異可能達到40℃甚至以上。另外,晶片頂部的阻擋層就像是‘熱毯’,將導致金屬化的最頂層和電晶體所在的矽晶片內表面之間產生高達45℃的溫差。

在計算關鍵晶片指標時需考慮更廣泛的晶片上溫度變化。尤其是晶片時序和晶片漏電功耗(及晶片總功率),都與晶片上的溫度梯度關係密切。晶片上溫度梯度則受晶片功耗分佈的影響。另外,晶片封裝對實際的溫度和溫度梯度也有很大影響。

利用保護帶解決熱效應的方法將犧牲大量的性能和功率。為了將副作用減至最小,45nm簽核解決方案應根據矽晶片、封裝和電路板情況準確地建模溫度梯度。這樣做可以幫助設計師大幅提高現有分析工具的精密度,最佳化功耗、壓降、電遷移和時序問題。

在45nm節點,電遷移變得越來越糟糕,因為走線中的電流密度(單位橫截面的電流)非常高。流經走線的電流將造成走線中的金屬原子發生遷移,因而導致走線面積發生實體變化,比理想走線更厚或更薄。在最糟的情況下,將造成短路或開路引起的災難性故障。然而,即使不發生這種情況,增加與更薄走線有關的電阻也將導致相應電壓的下降,最終改變受影響的閘電路的時序、功率和雜訊特性。

過去,電遷移一直是在電源線和地線設計時受到特別關照,因為(a)它們比訊號路徑承載更大的電流,(b)它們的電流總是向相同方向流動。然而,到45nm時,電遷移效應在訊號走線上甚至邏輯單元本身中也變得顯著起來。45nm簽核解決方案應具有與其他簽核分析方法緊密配合的電遷移分析技術。

圖5:利用熱分析方法解決溫度可變性問題。
圖5:利用熱分析方法解決溫度可變性問題。

本文小結

投入45nm設計具有巨大風險,但也蘊藏著潛在的巨大收益。為了充分發揮45nm製程特性,須充份瞭解並量化製程與製造的變化,以提高精密度,並支援關於良率和性能折衷的全面決策。最後,晶片設計產業必須作好充分的典範轉移準備,實現具有‘可製造性意識’的簽核分析技術。

這種新的簽核解決方案將解決系統性和隨機性變化、CMP、蝕刻、微影、熱和電遷移影響,方便對時序、漏電、訊號完整性效應進行評估。更全面的SSTA方法可協助設計師減輕製程變化的影響,防止矽晶片故障,並滿足未來先進電子設計的需求。該方法將在業界抱有很大期望的‘電氣DFM’中露面。這種DFM可提供多目標佈局、實體合成和佈線最佳化功能。

在45nm節點,還應使用單一簽核引擎,以便在從實際建置到最終簽核驗證的過程中提供統一資源,以及對時序、訊號完整性和功率的一致意見。在實現和簽核驗證中使用相同的時序引擎,可協助設計工程師執行‘迴路中簽核’,這將顯著提高可預測性、產能和性能。最終結果非常簡單:沒有採用這種技術的設計團隊將面臨所設計晶片無法滿足理想的性能目標要求,甚至根本無法工作的風險。相較之下,採用這種下一代‘可製造性簽核’方案的設計師和驗證工程師,將能成功地設計和實現45nm晶片,並獲得巨大利益。

作者:Chin-Chi Teng

Rahul Deokar

Cadence Design Systems





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