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Cadence為台積電設計參考流程9.0提供多種先進技術

上網時間: 2008年06月13日     打印版  Bookmark and Share  字型大小:  

關鍵字:Reference Flow 9.0  40奈米  SPF 

益華電腦(Cadence)宣佈多該公司多項技術已納入台積電(TSMC)的設計參考流程9.0版(TSMC Reference Flow 9.0)中,針對台積電40奈米製程提供自動化、前段到後段完整的高良率、具功耗效率的設計流程,協助設計人員實現風險更低與更快的產品量產時程。

Cadence益華電腦藉由設計參考流程9.0版,將功能拓展到台積電40奈米製程,涵蓋曝光顯影實體分析和更佳的統計靜態時序分析(SSTA)功能等。此外,Cadence的台積電設計參考流程除了支援Si2共通功率格式(CPF),現在更整合全新功能到Cadence低功耗解決方案,協助提供快速且提升晶片設計精確度的低功耗設計。

Cadence益華電腦透過台積電設計參考流程9.0版提供全新的直覺式半世代製程設計流程,支援台積電40奈米製程技術、功耗、佈局與模擬功能;包括支援40奈米佈局與繞線規則、完整的可測試性設計(DFT)流程、漏電與時序、更佳的統計訊號完整性時序分析、階層架構曝光顯影實體/時序與漏電分析、階層架構與同步關鍵區域分析與最佳化、具CMP意識的區塊RC萃取、clock buffer佈局最佳化、multi-mode multi-corner分析,以及階層化金屬填充(dummy metal fill)等。

此外,還包括Cadence SoC Encounter RTL-to-GDSII System (包括RTL Compiler和Encounter Timing System),以進行時序、LEF、Cap元件料庫與整合式Critical Area分析等,達成實體設計建置。Cadence Litho Physical Analyzer可進行階層架構分析與焦點偵測等經過台積電認可的佈線可印刷性檢查(layout printability checking);以及運用Cadence Chip Optimizer進行自動化修理;以及Cadence化學機械研磨預測器進行化學機械研磨(厚度)預測供電子焦點偵測。

運用Cadence QRC Extraction,則可進行Feature-scale VCMP-aware的區塊以及晶片層級RC萃取。為了達到IP可重複利用性,運用以CPF為基礎、RTL-to-GDS II低功耗解決方案,涵蓋macro modeling、I/O pad modeling、輔助功耗領域與階層化流程;利用VoltageStorm PE and DG Option進行IR、EM與功耗分析;並採用Encounter Test進行XOR Compression、True Time At-Speed ATPG。





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