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光電/顯示技術  

RFIC中底板寄生參數的關聯和模擬

上網時間: 2008年09月23日     打印版  Bookmark and Share  字型大小:  

關鍵字:底板  寄生參數  模擬 

通常,需要利用底板寄生參數模擬RFIC設計來精確地表徵實際矽晶片中的高頻效應。整體而言,寄生現象來自晶片的表面層,特別是來自金屬佈線和耦合,或者來自矽晶片底板的RC寄生參數。當運算底板的雜訊注入效應和高頻接地迴路的微妙交互作用時,底板寄生參數是特別棘手的問題。

對於一些感應電路,例如位於鎖相環(PLL)中的壓控振盪器(VCO),分析底板寄生耦合出現的可能性極為重要。附近的數位電路可能會向底板注入電流。然而,在底板寄生效應於特定半導體製程中進行模擬之前,有必要製作一個技術擷取文件並使其與矽晶片關聯。一旦擷取製程被確認,底板寄生參數擷取將會變成RFIC設計中的一個有用步驟。

對於頻率高達GHz的RFIC設計來說,重要的是不僅要像MHz頻率範圍的類比/混合訊號(AMS)電路那樣包含金屬佈線的RC寄生效應,而且還要考慮來自底板的寄生影響。底板將導入(位移)電流損耗機制,它將影響傳輸線或螺旋電感的高頻性能。

底板也是訊號的耦合媒介。在RFIC SoC設計中,這是一個關鍵因素,因為高雜訊的數位電路與感應的射頻零組件共享同一半導體晶片。因此,必須對底板的實體效應進行建模,以便正確地制訂針對關鍵零組件的隔離策略。如果不進行底板寄生參數的擷取分析,而只是採用試驗性且易出錯的雜訊免疫策略,那麼直到投片後,一些通過底板的潛在有害訊號耦合才會被發現。

通常底板RC寄生效應是被忽略的。如果寄生效應的建模準確而且關聯,那麼寄生參數的擷取實際上是很容易的。不過,如何製作與‘模擬器’友好的寄生參數擷取網表並使其能夠始終匯聚成一個合理的解決方案卻是一個最大的挑戰。本文將詳細介紹如何利用Cadence QRC參數擷取工具為65nm低功耗RFCMOS應用準備底板寄生參數擷取和關聯步驟。本文還會討論測試結構與矽晶片的相關性,並包含了一個VCO電路模組的案例研究分析。

設立底板寄生效應的模擬環境

設立一個包含底板寄生效應的半導體製程模擬環境,要從PDK技術文件(PDK是Cadence公司支援製程元件庫的‘製程設計套件’)開始,該文件包含額外的RC和底板雜訊分析(SNA)擷取技術規則和文件,可以實現從原理圖擷取、佈局到LVS的平滑流程,並為後佈局模擬製作擷取的寄生參數網表。

這些技術文件必須攜帶半導體製程的寄生參數資訊,這些資訊基於一些技術細節,如金屬層的電阻率和厚度、針對互連寄生參數的厚度和電介層介電常數,以及SNA所需的針對寄生參數的底板結構。必須利用從半導體結點頂部往下一直到底板的每一個重要結構的交叉區域的摻雜分佈圖對SNA進行校準。針對該校準製程中RF CMOS製程的圖一般多達20至25個。這些圖包括了低壓和高壓CMOS元件以及多個隔離區。圖1為複雜RF CMOS製程中一些典型的底板區域和橫截面。

圖1:製程摻雜區域和橫截面。
圖1:製程摻雜區域和橫截面。

為了支援擷取工具,技術文件的特定製程資訊必須用特殊的格式來擷取。在製造廠的PDK中要提供這些技術文件。底板圖通常被加密並具有所有權。每個區域上的底板寄生效應是不同的。瞭解PDK支援什麼樣的分佈圖很有幫助。擷取RCLK寄生參數涉及金屬層和走線佈線。SNA可以處理RC底板寄生效應。

當頻率小於角頻率(對於p型底板常用的10ohm-cm的摻雜水準,fc 17GHz)時,寄生效應在p型或n型阱內部實際上呈阻性。p型和n型區域之間的介面可以用一個電容來建模,借以代表反偏耗盡區。然而,當頻率超過角頻率時,p型和n型阱中電容開始佔據主導作用,必須按此來建模。擷取精密度主要取決於SNA工具中的柵格設定。SNA使用的RC底板柵格如圖2所示。

圖2:底板製程柵格剖面圖。
圖2:底板製程柵格剖面圖。

將參數擷取與矽晶片測量關聯

針對兩個寬類結構,以下實例將執行QRC底板參數擷取與矽晶片測量之間的關聯。

案例1:直流電阻測量。該例中,關聯主要用於理解單阱中兩個接觸面之間的直流電阻擴散效應。本例考慮了三種不同的阱配置:N阱,P阱,深N阱中的P阱。

這些基本結構由相距一定距離的兩個接觸面(點)組成。在這種基本結構中,將改變下列3個參數,即接觸長度,接觸面間距,從接觸面邊緣到阱的水平邊緣垂直距離,目的是觀察兩個接觸面之間的電阻如何隨這三個參數的改變而變化。圖3顯示了基本結構及這些阱的橫截面。

圖3a:用於測量阱電阻的測試結構佈局視圖,圖中標出了感興趣的尺寸。
圖3a:用於測量阱電阻的測試結構佈局視圖,圖中標出了感興趣的尺寸。

圖3b:用於測量n阱電阻的測試結構橫截面視圖。
圖3b:用於測量n阱電阻的測試結構橫截面視圖。

圖3c:用於測量p阱電阻的測試結構橫截面視圖。
圖3c:用於測量p阱電阻的測試結構橫截面視圖。

圖3d:用於測量深n阱中p阱電阻的測試結構橫截面視圖。
圖3d:用於測量深n阱中p阱電阻的測試結構橫截面視圖。

底板參數擷取

參數擷取用的是QRC技術。在擷取前,需要透過調整遷移率參數並利用來自TCAD模擬器的校準過的摻雜分佈圖製作一個底板技術文件,以便為所有測試案例提供最佳精密度。在用於QRC底板參數擷取的技術表徵工具中,可以用n阱結構的電阻數據調整電子遷移率,用PW和PWDNW結構的電阻調整空穴遷移率。

參數擷取結果以及與矽晶片測量的關聯如圖4所示。

圖4a:歸一化的n阱電阻與接觸長度的關係。
圖4a:歸一化的n阱電阻與接觸長度的關係。

圖4b:歸一化的n阱電阻與接觸面之間距離的關係。
圖4b:歸一化的n阱電阻與接觸面之間距離的關係。

圖4c:歸一化的n阱電阻與接觸面和阱邊緣間垂直距離的關係。
圖4c:歸一化的n阱電阻與接觸面和阱邊緣間垂直距離的關係。

圖4d:p阱和深n阱中的p阱的歸一化電阻與接觸面間距的關係。
圖4d:p阱和深n阱中的p阱的歸一化電阻與接觸面間距的關係。

案例2:基於整個頻率範圍的隔離:

為了便於研究底板上不同阱中接觸面之間的頻率響應,本例特別設計並製造了地-訊號-地(GSG)測試結構。當然也考慮了阱區域的所有組合,以及不同大小的阱尺寸和接觸面之間的距離。從一個接觸點到另一個接觸點間的訊號耦合涉及到多個阱,因此需要分析頻率響應來確保整個頻率範圍內的關聯。頻率響應是透過10MHz-20GHz範圍內的S參數模擬獲得的。為了確保在測量和模擬過程中實現客觀公正的比較,採用了一系列適當的去嵌入(de-embedding)結構。

圖5a:用於測量位於深N阱上面的N阱中的ntap到p阱中的ptap的訊號耦合的測試結構。
圖5a:用於測量位於深N阱上面的N阱中的ntap到p阱中的ptap的訊號耦合的測試結構。

圖5b:顯示NWDNW到 PTAP隔離的頻率響應的關聯曲線。
圖5b:顯示NWDNW到 PTAP隔離的頻率響應的關聯曲線。

底板參數擷取

用於矽晶片測試的佈局GDS被注入到一個適當設計庫中的Virtuoso環境中。從‘佈局’的角度看,執行Assura LVS的目的是從接腳到各阱和擴散區傳播連接資訊。在LVS執行完成之後再執行QRC擷取,所採用的技術文件與直流電阻測試案例中所用的一樣。

在進行QRC擷取時,只擷取底板寄生參數資訊,而將互連認為是理想情況。這樣做的目的是想採用與為了消除焊盤和其他晶片上互連效應所進行的去嵌入測量中相同的設置。如果測量中沒有採取去嵌入措施,則可以擷取佈局(除了底板寄生參數外)上焊盤和其他晶片上互連的寄生參數資訊,目的是保持與嵌入式測量相同的設置。但在該例中,由於有去嵌入測量結果,就沒有必要這樣做了。

以下將列舉幾個實例結構及其描述和關聯結果。

深N阱中的N阱到Ptap:這種結構查看的是深N阱上面的N阱中的ntap到p阱中的ptap之間的耦合,其中ntap距離ptap有一定的距離間隔。

深n阱中N阱到Ntap:這種結構查看的是深N阱上面的N阱中的ntap到另一個n阱中的ntap之間的耦合,兩個ntap之間有一定的距離。

圖6a:用於測量深N阱上面的N阱中的ntap到間隔一定距離的另一n阱中的ntap間耦合的測試結構。
圖6a:用於測量深N阱上面的N阱中的ntap到間隔一定距離的另一n阱中的ntap間耦合的測試結構。

圖6b:顯示出NWDNW到NTAP隔離的頻率響應的關聯曲線。
圖6b:顯示出NWDNW到NTAP隔離的頻率響應的關聯曲線。

圖7a:用於測量深n阱中ptap 到分開的n阱中ntap的訊號耦合。
圖7a:用於測量深n阱中ptap 到分開的n阱中ntap的訊號耦合。

圖7b:顯示PWDNW到NTAP隔離的頻率響應的關聯曲線。
圖7b:顯示PWDNW到NTAP隔離的頻率響應的關聯曲線。

在頻率很低(100MHz以下)時,測量設立過程中的雜訊影響較大,原因是這些頻率點的阻抗很高,因而訊號耦合很低。從圖6b和7b中的矽晶片曲線中可以看到這一點。

深N阱中的P阱(RWELL)到分開的N阱:這種結構查看的是PWDNW中的ptap到間隔一定距離的另一個n阱中的ntap間的耦合。

利用寄生參數的模擬:VCO案例研究

利用完全特徵化的底板寄生參數PDK(針對低功耗RFCMOS應用的65nm製程)可以從VCO擷取出寄生參數來。將一個反相器鏈放置到VCO的週邊,目的是對VCO週邊的數位雜訊注入進行建模。然後在VCO周圍實現一個隔離電路,用以衰減從‘數位’雜訊源透過底板引起的訊號耦合。

目的是從佈局上擷取底板寄生參數,以便觀察底板耦合對VCO性能的影響。透過在佈局上實現不同的隔離措施,例如保護環、深埋n阱等,同時改變尺寸,就有可能分析出這些結構在為VCO提供免疫能力並在QRC擷取和模擬之間關聯結果等方面的有效性,

本例對電路進行了兩種類型的分析。使用QRC中的底板AC分析功能可以獲得一個雜訊彩圖,這張圖將顯示底板表面上底板雜訊的分佈。這是一種定性分析方法,可以使用由用戶向適當節點注入的正弦雜訊訊號執行RC底板模型的小訊號AC分析來實現。產生的彩圖(見圖8)顯示了不同位置上注入訊號的相對衰減。

圖8:顯示了從反向緩衝器到感應VCO的雜訊耦合的表面雜訊分佈圖。
圖8:顯示了從反向緩衝器到感應VCO的雜訊耦合的表面雜訊分佈圖。

對於這種特定的保護環方案,可以在VCO中的大體積感應元件處得到下列隔離值:

隔離 @ 100MHz

PMOS_RF:-90dB

變容二極體:-50dB

NMOS_RF:-60dB

對於在數位緩衝器處注入的100MHz雜訊訊號來說,可以在大面積感應元件處獲得足夠的隔離,如上所示。衰減完全是由於底板的RC網路和上述結構配置中所用的保護環所致。利用這種分析方法能以相似的方式快速評估不同隔離方案的有效性。這種方法提出了不同保護環配置的有效性測定結果。

為了定量測量注入的數位雜訊對VCO電路性能的影響,在利用SpectreRF進行底板參數擷取後對電路進行了模擬。首先,與來自數位緩衝器的底板雜訊共同對VCO進行瞬態模擬。模擬後,檢查各種不同的感應元件,觀察耦合到這些感應區域的訊號量,因而得到這些元件上由雜訊源引起之電壓擺幅的定量幅度。採用適當的窗口技術對瞬態訊號執行離散付利葉變換(DFT)可計算出雜訊的頻率分量。瞬態模擬和DFT分析結果如圖9所示。

圖9a:瞬態模擬結果顯示了VCO中感應元件處的電壓幅度以及高雜訊數位電源(DVSS)上的電壓擺幅。
圖9a:瞬態模擬結果顯示了VCO中感應元件處的電壓幅度以及高雜訊數位電源(DVSS)上的電壓擺幅。

圖9b:VCO電源上的瞬態模擬和DFT分析結果顯示了底板參數擷取帶來的影響。
圖9b:VCO電源上的瞬態模擬和DFT分析結果顯示了底板參數擷取帶來的影響。

除了瞬態分析外,還進行了一項週期性AC分析(PAC),以便確定從低雜訊率到VCO基頻輸出(2.4GHz)的轉換增益。在10MHz到1GHz範圍內掃描雜訊率,以檢查由VCO振盪所導致該頻率的上變頻(類似窄頻FM調變)。圖10同時針對有與沒有底板參數擷取的結果提供了PAC輸出比較。圖中所示的PAC_+1和PAC_-1分別代表載頻兩側偏離載頻的耦合雜訊幅度。

圖10:PAC響應曲線顯示了底板寄生參數擷取對判斷低頻雜訊的轉換增益和偏離載頻耦合的影響。<p>
圖10:PAC響應曲線顯示了底板寄生參數擷取對判斷低頻雜訊的轉換增益和偏離載頻耦合的影響。

為確定雜訊源對底板耦合的影響,需進行下列運算。先考慮10MHz處的雜訊率。從圖10可以發現,分別位於2,390MHz和2,410MHz(偏離載頻耦合)處的PAC_-1和PAC_+1訊號強度大約為75dB。如果原始雜訊源的雜訊訊號功率為0dBm,那麼這兩個頻率上的偏離載頻訊號強度即為-75dBm。

在只對VCO(沒有數位雜訊源)的矽晶片測量中測得偏離載頻10MHz(即2,390/2,410MHz)處的VCO相位雜訊是-130dBc/Hz。假定VCO工作頻率上的輸出功率為-10dBm,測量設備的解析頻寬選用10KHz,可計算出2,390/2,410MHz處的訊號強度為-10-130+10*log(10K)=-100dBm。

這是在沒有數位雜訊源情況下估計的VCO上偏離載頻訊號強度。如上所述,在參數擷取後所進行之具有雜訊源的模擬中,可獲得偏離載頻的訊號強度為-75dBm。於是,透過底板造成的雜訊耦合在該頻譜上形成的耦合激勵為25dB。

在製造帶數位雜訊源和各種隔離措施的VCO佈局過程中,當矽晶片返回時,有可能實現矽晶片測量和QRC底板參數擷取結果之間的直接關聯。

綜上所述,在正確的PDK設置、測試結構和電路測試基準的幫助下,可利用來自底板的寄生參數網表成功地實現接近實際矽晶片測量的模擬結果。從中還可看到,為精確建立類比數位雜訊注入對感應電路模組性能的影響,RFIC電路需要詳細的底板寄生參數擷取,如上例的底板參數擷取對VCO工作性能的影響那樣。

作者:

Jih-Hsin Liu、Chih-Hao Liao、Ray Lin

台積電公司

Carl Yang、Bob Mullen

Cadence設計系統公司





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