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奇岩採用Cadence邏輯合成與DFT方案

上網時間: 2008年11月03日     打印版  Bookmark and Share  字型大小:  

關鍵字:快閃記憶體  測試  RTL 

益華電腦(Cadence)表示,台灣IC設計公司奇岩電子(Moai Electronics Co.)已採用Cadence Encounter RTL Compiler與Encounter Test,加速其快閃記憶體控制IC投產成功,不但大幅縮短產品上市前置時間,更協助降低測試成本,同時也提高了產品的品質。

搭配Encounter RTL Compiler全面合成技術以及Encounter Test,使奇岩電子的設計團隊能夠將RTL到ATPG需要花費數星期的設計週期,縮短僅僅到幾天。整合邏輯與DFT合成的單一流程實現了設計最佳化、便利性和更高產能。先進的fault modeling功能與彈性化的compression策略,亦實現了更高的品質,同時滿足測試人員積極達成針對腳數成本(pin-count cost)的目標。

「由於Encounter RTL Compiler與Encounter Test的協助,讓我們能夠減少測試資料的份量與時間,進而在實體設計實現中,達成更佳的時序收斂(timing convergence)。」奇岩電子總裁林鵬飛表示。

Encounter RTL Compiler與Encounter Test是Cadence邏輯設計團隊解決方案(Logic Design Team Solution)與數位設計實現產品線的主要產品。除了完善的全面邏輯-測試-合成單一流程之外,這個環境也能存取所有DFT功能,包括Memory BIST、test point insertion、multiple compression architectures與精密的masking for compression。

整合式流程其他的核心優點包括超快速DFT規則檢查與RTL feedback、具功耗概念(power-aware)的scan合成與ATPG解決方案,以及具備實體設計概念的scan合成等。





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