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FPGA/PLD  

探討Actel flash FPGA的亞穩態特性

上網時間: 2008年11月13日     打印版  Bookmark and Share  字型大小:  

關鍵字:ProASIC  亞穩態  FPGA 

每當非同步數據由計時正反器暫存時,在這個正反器上有可能出現設定或保持時間違例。在諸如同步或資料恢復等應用中,由於輸入到正反器之資料固有的非同步特性,這些資料的轉換時間是不可預測的,而且與時脈的作用邊緣有關。達到這種亞穩態的電路敏感性可用一個概率方程式來描述。設定或保持違例會導致正反器的輸出進入一個對稱平衡的瞬間狀態──即所謂的亞穩態。

亞穩態是透過輸出毛刺(glitching)、進入介於0與1之間的未定義狀態、振盪,或是透過由於不確定時間而延遲之輸出轉換來顯示於一個雙穩態元件中。一旦正反器進入亞穩態,概率仍將維持亞穩態,而後則顯示出運作時間能以指數級減少。

由於此一特性,在正反器輸出採樣前,設計師應該僅等待特定傳播延遲後的額外時間,因此設計師可確認亞穩態失效的可能性微乎其微,足以符合設計容限。額外的等待時間也可望盡可能縮短,即使該值仍大於零,但隨著技術進展,半導體元件也將達到更高的運作速度。本文將就ProASIC、ProASICPLUS、ProASIC3以及ProASIC3E FPGA的亞穩態特性,探討這些應用中的亞穩態方程式。

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