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測試與測量  

規劃你的設計除錯:FPGA動態探測

上網時間: 2009年02月11日     打印版  Bookmark and Share  字型大小:  

關鍵字:除錯  驗證  FPGA 

科學地規劃除錯是幫助快速解決開機問題以及其他意想不到的電路問題的最佳保證。而規劃除錯在時間關鍵型專案和高風險專案之間是不相同的。專案風險的高低將影響除錯時所需要的資源。電路中有多少設計是新的和未經測試的?如果你的許多設計沒有經過在線驗證,風險將會很高。因為許多問題只有在FPGA應用於高速系統中時才會展現出來。

額外的資源可以幫助設計工具實現更快速的時序收斂。為了實現快速確認以及允許未來的產品升級,一些設計師團隊會保留高達25%-40%的FPGA資源作為餘量。Agilent Trace Core-2 (ATC2)可以採用該餘量的一部份來簡化FPGA以及週邊系統的快速除錯。

估計資源消耗

儘管一個ATC2核心僅用65個LUT和54個觸發器,但是,當你需要部署多個採用滿32位元的具有寬輸出寬度群組的ATC2核心時,額外的開銷將需要更多的空間。如果你已經知道將要除錯的大多數單元的規模,你可以利用Agilent公司的ATC資源運算器來更好地估計這些除錯核心的資源佔用。

接腳數量 如果採用傳統的除錯方法,表1中所列出的最小除錯接腳數將難以實現。對任務關鍵型接腳的需求始終要優先於除錯接腳,故你可能沒有足夠的多餘接腳用於設計除錯。需要考慮理想上除錯究竟需要多少接腳。這將使你能夠對設計中的可觀測和不可觀測區域有個提前瞭解。ATC2是一台從4接腳到128接腳的用戶可配置邏輯分析儀,並有4-16個接腳用於MSO。

速度 如果設計中訊號頻率低於200MHz,你可以利用ATC2核心的單端輸出連接到邏輯分析儀或MSO。如果設計中所要檢測的訊號頻率高於200MHz,核心則需要使用差分輸出,以便於實現更好的訊號保真度,因為採用差分輸出能夠容易地傳輸高速訊號。注意當採用差分輸出時,必須據此來規劃PCB佈線。一些邏輯分析儀和MSO不支援差分輸入。

某些情況下,實現2x的接腳數量壓縮是不可能的,因為用於I/O的邊緣變化極快,LVCMOS 3.30 I/O就是如此。2x接腳壓縮所提供的唯一方便是能夠利用相同的接腳數觀察到兩倍的訊號數量。請注意MSO不支援2x的接腳壓縮。

核心數量 通常在設計中頗具意義的ATC2核心數量可以取1到n的任意值,這裡n為FPGA設計中頻域的總數。通常,一個單核心就足以除錯絕大多數問題。增加一個核心可以觀察兩個時間域。利用兩個核心還可以有助你觀測兩組訊號的組合。例如,在測量中,你可以觀測核心1中的第一單元組上的一組訊號和核心2上第二單元組上的不同組訊號。而對於另一個測量,你可以保持核心1仍在第一單元組上不變的情況下,改變到核心2的第三單元組。利用較多的核心,你可以實現更多的組合並簡化交叉時脈域的除錯。

每個ATC2核心有其自己的時基,因此需要一個獨特的邏輯分析採集模組來同時觀測所有時基。本文對於Agilent 16900,我們將對該模組採用下面的定義。

JTAG連接器 FPGA上的JTAG接腳必須可用。使用這些接腳的最常見方案是將它們連接到0.100英吋的中心header連接線柱上,而該線柱連接到並行編程電纜的飛線上。該線柱的一個替代方案是Xilinx公司所推薦的目標介面連接器,如圖1所示。該連接器為鏈結到JTAG掃描鏈路提供了一個迅捷的方法。


圖1:Xilinx目標介面連接器(轉自《Xilinx Parallel Cable IV》,已獲得該公司許可)

典型地,掃描鏈上的問題多與JTAG訊號上的干擾有關。關鍵是要細心佈線。要密切注意TCK和TMS的訊號完整性。最好是掃描鏈上所載入的元件不要超過4個,以便確保電纜能夠以足夠的功率來驅動所有元件。對於較長的掃描鏈,應該考慮在TCK和TMS上增加緩衝器。

確保掃描鏈上的可靠連接的一個方法是允許將FPGA與掃描鏈隔離開,如圖2所示。這裡在分別被稱為Ch_TMS和Ch_TCK的TMS和TCK訊號鏈路上增加了兩個0歐的電阻,即R0和R1。這兩個電阻的作用是中斷到FPGA的鏈路輸入。TMS和TCK線從0歐電阻到header連接線柱或連接器接腳上。在這些接腳上不需要使用0歐電阻,其原因是PCB跡線相對於TMS和TCK線比較短。這些訊號在像振鈴這類的雜訊條件下仍能工作,因為只在TCK的上升沿才對TDI採樣。TDO的邊沿上可以有雜訊,因為要在TCK變為低電平後很久才對其採樣。


圖2:隔離式FPGA

採集連接器

最好的方式是用一個印刷跡線連接器插入到系統中的邏輯分析儀或MSO。相對於花費幾個小時來焊接一條連接到PCB印製跡線上的單獨連線,採用AMP公司的Mictor連接器或Agilent公司的軟接觸無連接器探頭這類標準連接器,幾秒鐘就可以實現可靠的系統連接。此外,這些連接器上的訊號完整性的改善還不費力地提供了額外的好處。

首先,每個ATC2核心都有如圖3所示的資料和時脈接腳。ATD邏輯分析儀可用的資料接腳為4-128個(MSO最多可用16個)。每個ATC2只有一個時脈接腳。時脈線是一個用於ATC2狀態核心的狀態時脈線,而對於定時核心,它則被處理成為一個單獨的訊號通道。為了簡化跡線的設置,我們推薦每個連接器要連接到兩個核心。


圖3:連接到邏輯分析採集連接器的ATC2核心

為了在一個連接器上支援兩個核心,要將每個ATC2核心的接腳連接到跡線連接器的偶數或奇數接腳上。例如,假定在FPGA上有34個除錯接腳。該情況下,應該將16個接腳外加一個時脈連接到跡線連接器的偶數接腳上。類似地,你應該將另外的16個接腳和時脈連接到該連接器的奇數接腳上。這樣的連接將使你能夠用一個連接器來支援不同時間域的兩個ATC。

當你在一個時基中除錯時,可以對ATC2核心重新配置,將所有的34個通道都用於一個單獨的追蹤核心。即便是需要除錯的接腳總共才16個,你也應該將跡線連接器分給兩個核心。這種情況下,你可以為連接器的奇數接腳預留9個FPGA輸出。剩餘的7個FPGA輸出可以分給連接器的偶數接腳。當利用這種安排來除錯寬頻匯流排時,所有的16個接腳可以由單獨的跡線核心使用。這種安排還將使用於兩個核心,一個被分配到偶數接腳,另一個則被分配到奇數接腳。利用兩個核心,你可以方便地用一個單跡線連接器來檢查兩個時間域。

圖4和圖5所示的是兩種軟接觸連接器的接腳分配。圖4中的差分連接為一組高速接腳分佈,用於16950A模組。連接器的右側為差分訊號的正端,而左側則為負端。


圖4


圖5:軟接觸單端連接器


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