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透過SCIO強化UNI/O匯流排設計

上網時間: 2009年02月16日     打印版  Bookmark and Share  字型大小:  

關鍵字:嵌入式  UNI/O  匯流排 

隨著嵌入式系統體積日益微縮,盡量減少I/O接腳間通訊裝置已成為趨勢。針對此一需求,Microchip開發了低成本、易於設計的UNI/O匯流排方案,通訊時僅需單一I/O接腳。

UNI/O匯流排的標準配置是在SCIO訊號中結合了串列時脈、數據、位址與控制訊號。在面臨任何I/O連接、電路板空間甚至來自主元件的限制時,UNI/O元件均可強化這些應用。同時,其他應用也可受益於UNI/O進一步減少連接的特性。

本應用指南介紹了如何添加標準半波整流和電容電路以便從SCIO訊號中擷取寄生。文中也提供了電容值以及基於應用的電壓及串列頻率等參數的二極體選擇指南。

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