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減緩PCIe系統的頻寬壓力

上網時間: 2009年05月06日     打印版  Bookmark and Share  字型大小:  

關鍵字:PCI Express  PCIe  Read Pacing 

多輸出應用是PCI Express (PCIe)交換器最常見的應用之一,但這些應用為設計者帶來了重大的挑戰──如何減輕高流量嵌入式系統中難以避免的擁塞問題。

普遍應用於工作站和伺服器的DMA I/O中,I/O元件端點中的DMA控制器可自主記憶體中讀取或寫入資料區塊。該應用的主機連接至一個匯聚點,這一匯聚點通常較任何端點連接更寬,但並不一定等於所有端點頻寬總和──在此情形下,擁塞和頻寬共用就成為主要的關切問題。

即使是在主機頻寬等於或超過所有元件頻寬總和的理想情況下,讀取完成後傳送到端點的速度通常也超過其所能處理的能力,因而導致擁塞或可能造成其他端點的空乏狀態。PCIe介面規格中禁用從流量控制處理而來的端點。為了所要求的所有讀取資料,端點必須預先保留緩衝,以便能以匯流排速度處理PCIe連接的資料。當來源端和接收端的頻寬相同時,這種方法還可消除互連中的佇列問題。但在一般情況下,來源端(主機)的頻寬比端點更寬、更高速,而這種方法就無法解決問題了。

這個問題還由於‘根聯合體’(RC)與端點本身的監測行為而更為嚴重。RC通常以先進先出的順序回應讀取要求,而不是以迴圈方式處理來自不同元件的佇列要求,以避免出現中斷現象。端點設計通常遵循PCI一貫的方式,為了獲得公平的頻寬共用,必須先主動進行讀取。問題在於窄頻PCIe連接元件在讀取主機的大量資料時,也可能會阻塞RC中其他序列的讀取請求。在服務進行時,產生的封包在交換器中作為備份,阻塞其他下行封包,一直到端點處理完成。這往往抑制了RC連接的下行吞吐量,而成為速度更慢的端點連接。

為了解決這種下行擁塞問題,使用者可以嘗試配置端點的讀取作業。不幸的是,目前還沒有任何採用PCIe架構的機制可用於流量控制或速率限制,而且所期望的元件控制方法通常不存在。設計者也許可以減少讀取請求的最大值,這可望帶來一些幫助,但無法完全解決問題。

完全的解決方法稱為智慧頻寬分配技術Read Pacing,這種方法內建於新一代PCIe Gen 2(5GT/s)交換器中。由於PCIe規格允許已發送的寫入及完成封包繞過讀取要求,因此Read Pacing可允許超額的上行讀取請求──這些對資料的請求,超過了必須在端點與RC間遮蔽雙程延遲的需求(即交換器中的延遲)。這不僅避免阻礙RC中其他元件的讀取請求,而且限制了交換器中的完成佇列長度。另外,也能測量上行所需的運算流量,以便使完成封包能夠以一種可完全處理的速度到達。這一流程可允許一小部份的完成封包佇列以利開發,但是不能太多,以防止阻塞了其他元件的封包。

作者:Jack Regula

首席科學家兼CTO

PLX技術公司





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