Global Sources
電子工程專輯
 
電子工程專輯 > 製造/封裝
 
 
製造/封裝  

Cadence低功耗設計流程支援聯電40奈米製程技術

上網時間: 2009年08月13日     打印版  Bookmark and Share  字型大小:  

關鍵字:設計流程  Cadence  聯電 

Cadence益華電腦今天宣布針對低功耗以及具備DFM意識的設計流程,為晶圓代工大廠聯電(UMC)提供設計、驗證與設計實現解決方案。整段流程以共通功率格式(CPF)為基礎,並支援聯華40奈米製程技術。

這個嶄新的參考流程具備可靠性,除了經過聯電嚴格驗證之外,並融合低功耗技術的最新成果、model-base DFM分析、以及最佳化功能,為先進製程設計實現展現最高效率的功耗表現、卓越的設計品質,並加速良率的提升。

聯電智財研發及設計支援處長符識鈞表示:「Cadence益華電腦為聯華電子的40奈米製程所提供的設計方法,能夠讓設計團隊從設計到量產的流程中,運用具相同功耗目的(power intent)的單一設計流程,產出具功耗效益的晶片。此外,這款支援聯華電子的40奈米製程的流程,也針對DFM設計端提供先進功能,大幅降低設計風險並協助達到快速量產的目標。」

聯電設計參考流程包括以CPF基礎的Cadence Encounter 數位設計實現系統(EDI System),以及Cadence 低功耗設計解決方案,力求效能有效運用,進而確保40奈米SoC設計高良率。Cadence益華電腦低功耗解決方案是整合邏輯設計、驗證和設計實現的完整流程。

CPF以及具功耗意識的功能則貫穿了所有必要的設計階段,包括邏輯合成、模擬、可測試性設計(design for test)、等效檢查(equivalence checking)、矽晶片虛擬原型製作(silicon virtual prototyping)、實體設計實現與完整的signoff分析等。CPF是通過Si2驗證的標準格式,可在設計的初期階段運用相同的節省功耗技術,進而實現低功耗智慧的分享與重複利用。

除了低功耗以外,聯電參考流程也針對顯影問題,採用全套整合到Encounter 數位設計實現系統(EDI) 中、並獲得晶圓廠認證的model-based DFM功能。讓設計人員在實體設計實現流程中,配合設計中產生的其他如時序、訊號完整性、面積與良率最佳化等情況,自信滿懷地針對可能產生的DFM熱點(hot spots)進行預防、分析與最佳化。





投票數:   加入我的最愛
我來評論 - Cadence低功耗設計流程支援聯電40奈米...
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首