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賽靈思ISE12設計套件採用智慧時脈閘控技術

上網時間: 2010年05月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:ISE 12  時脈閘控  FPGA 

美商賽靈思(Xilinx)宣佈推出全新ISE 12設計套件軟體,提供更低功耗、成本最佳化與更高設計生產力。ISE設計工具並提供智慧型時脈閘控技術,可降低高達30%的動態功耗;針對隨插即用的設計,ISE設計工具提供以時序驅動的設計保存技術、支援AMBA 4 AXI4 IP,以及具備第四代部份重新組態功能的直覺式設計流程,為廣泛的高效能應用降低系統成本。

全新ISE 12設計套件可支援 Xilinx Virtex-6與Spartan-6全系列FPGA元件,為唯一的特定領域設計套件,可針對邏輯、數位訊號處理(DSP)、嵌入式處理與系統層級設計,提供相容的設計流程與工具組態功能。此外,賽靈思還增加數種軟體基礎架構與方法強化功能,可進而為最新的產品與特定設計平台,提升作業時間、簡化系統整合與擴充IP相容性。

ISE 12設計套件具備FPGA的智慧型時脈閘控技術,提供完全自動化分析與細微邏輯片最佳化功能,特別針對降低在數位設計方案中,主要影響動態功耗分散的移轉次數而開發出來的套件。此技術使用獨一無二的一系列演算法為設計方案進行分析,來偵測每個邏輯片中的序列式移轉,並能在移轉時,不會改變下游的邏輯與互連。此軟體產生的時脈驅動邏輯在邏輯片層級上,可在不用關閉整個時脈網路的情況下,自動關閉不必要的活動,進而累積功耗。

ISE 12設計套件具備的先進設計保存功能,讓工程師透過可重複使用的時序結果快速實現設計時序收斂。工程師並可分割設計方案,專注於為關鍵模組達到所需時序功能;而當工程師轉移至其他設計作業時,亦可以鎖定這些模組,以保存線路配置與繞線。為支援所推出隨插即用的FPGA設計方案,賽靈思在開放式的ABMA 4 AXI4互連通訊協定,設計標準化IP介面,進而簡化賽靈思與其他第三方提供的IP整合與最大化系統效能。賽靈思與ARM通力合作,定義AXI4、AXI4-Lite與AXI4-Stream規格,以更有效映射至FPGA架構中。

透過下載部份位元檔案,部份重新組態技術可在不用中斷其他邏輯的作業情況下,讓FPGA邏輯模組進行動態修正。搭配Xilinx FPGA元件的ISE 12設計套件藉由一個直覺式介面與簡化方法,可緊密地與標準化ISE設計流程相容,提高此技術的易用性。ISE部份重新組態流程採用時序收斂、設計管理、電路規劃與設計保存等備受歡迎的賽靈思工具與技術。

支援第四代立即可用的部份重新組態技術,讓工程師透過將複雜的應用整合至最小的元件中,來大幅降低系統成本與功耗。相較於不支援部份重新組態功能的元件來說,部份重新組態功能讓下一世代有線光傳輸網路(OTN)解決方案工程師,在建置一個40G多埠MXP介面的資源時可降低超過三分之一。許多包含軟體定義無線電等應用也受惠於Xilinx FPGA的隨選即用重新組態所具備的高度彈性功能。

支援Virtex-6 FPGA設計方案,包含智慧型時脈閘控技術等各項創新功能的ISE 12設計套件現已上市,目前推出版本為12.1版。12.2版將包含可支援Virtex-6 FPGA設計方案的部份重新組態功能;而AXI4 IP支援將整合至12.3版中。ISE 12套件與Aldec、Cadence Design Systems、Mentor Graphics與Synopsys的最新模擬與合成軟體相容。

此外,相較於之前版本,12.1版軟體不僅具備強化嵌入式設計方法,其邏輯合成速度平均快上兩倍,而建置時間則加速1.3倍。此外,賽靈思預計今年推出包含更多的生產驗證IP,可支援Virtex-6 FPGA多重模式無線電特定設計平台、Spartan-6 FPGA產業自動化與產業影像特定設計平台,以及Virtex-6 HXT FPGA 100G OTN與封包處理特定設計平台等的設計套件。





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