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基於非同步設計的新一代綠色處理器

上網時間: 2010年06月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:非同步設計  綠色處理器  節能 

隨著半導體製程技術在特定面積上放置了越來越多的閘,若每個閘的功耗並沒能相應降低,則該特定面積內產生的熱量將增加。因封裝和散熱器的散熱能力有限,所以,若轉向較小的幾何尺寸和更快的時脈頻率將會很快超出設計的散熱能力,從而限制了設計所能達到的性能。

傳統的數位邏輯設計方法學面對升級到更小製程節點所遇到的重大挑戰,迫使該產業尋找能同時在性能、功耗和成本方面帶來好處的新的解決方案。

採用自定時(self-timed)非同步架構是解決這些核心問題的一個辦法。

非同步設計優勢

非同步電路可以提供多種優勢。其中一種可能性,是可用來實現最高速的電路。另一方面,該技術可被用於獲得功耗最低的元件。非同步(或無時脈電路)也可被很容易地用於開發高性能、低功耗和具有高矽晶利用率的處理器。

為瞭解非同步電路的優勢,首先要將該主要設計技術與普遍使用的同步方法進行比較。圖1展示一個高度管線化處理器設計從同步實現轉到非同步實現方法學時的典型影響。

去掉了時脈樹——同步高速處理器需要大的時脈樹來保持序列塊的同步。這些時脈樹需要大功率緩衝器來驅動覆蓋了大部分晶片的複雜的高容抗網路。在每一時脈週期,時脈狀態改變兩次、在上升和下降沿都耗電。這些時脈樹不進行任何資訊處理、不承擔任何有用的計算工作,但它們消耗了總功率的很大部分。對高性能處理器來說,僅消除時脈樹一項就可降低功耗達40%。

去掉了管線狀態元件——今天的同步高性能處理器都高度依賴管線設計技術。這些管線需要非常多的級間(inter-stage)觸發器和狀態元素以支援高頻時脈工作。然而,這些級間觸發器和狀態元素對處理器執行的實際資料處理和計算任務毫無貢獻。在非同步設計中,這些儲存單元被捨棄了,從而省去了它們佔用的矽空間以及它們消耗的大量能量。

去除無用的邊沿時序——這些級間觸發器需要設置和保持時間,這將迫使在時脈跳變沿之間需要的這段相當時間不能用於高頻同步設計中的計算工作。此外,由於每一次微米技術節點的縮微都趨向於增加路徑時序的不確定性,這就進一步縮短了時脈邊沿之間可用於完成有用工作的工作週期(active period)。這也意味著在同步設計中,為執行同樣工作,級間電路邏輯需要被設計得比單一時脈週期快。

這需要在資料路徑中更多使用更大、功率更高的緩衝器。在非同步處理器設計中,邏輯沒必要處理這麼小的時間間隔。可以使用更慢、更小、功耗更低的電路來建構這些邏輯,同時保證相同的整體性能。由於閘可以慢一些,因此允許更多地採用低漏電、高閾值電壓(VHT)閘,從而減小了漏電流並進一步降低功耗、縮小矽晶面積。

縮短了互連長度——前面談到的矽晶面積的縮小可進一步降低功耗,這是因為隨著這些元素間電路的縮微會導致元素間連線的縮短。線路越短、容抗越小,因此使用較小的緩衝器對其進行切換所需的功耗也越低。

在處理器實現過程中採用非同步方法,可以去除對處理和計算任務沒有貢獻的時脈樹和順序元素。它們還減少了對肩負處理有用工作的電路的時序限制,從而縮小面積、降低功耗。這意味著可借助以更少的矽完成同等功能來降低功耗、減小矽晶面積、降低實際產品成本。在許多應用中,考慮到當今設計師面臨的挑戰,降低能耗所能帶來的貢獻非常重要。

處理器設計前景

總之,拿掉了全部時脈電路可顯著降低功耗;而去掉了所有級間儲存和狀態元素既縮小了晶片面積又降低了功率。另外,通過在餘下的電路中使用更慢、更小、更省電的邏輯元件,在縮小了晶片面積又降低了功耗的同時,設計師可以得到相同性能;而電路整體尺寸的縮小又進一步降低了功耗。

使用非同步核心的另一個重要意義是散熱,因為發熱和散熱是決定在單一封裝內共可放置多少個核心的限制性因素。基於非同步核心設計的處理能力5倍於基於同步核心的設計,因而降低了整體系統成本,為系統級應用開啟了全新可能。

在一個功耗、性能和成本成為壓倒性主訴求的年代,非同步設計方法的優勢是處理器產業無法忽視的。對那些不僅要降低成本、提高性能而且還要減少其對全球能耗影響的製造商來說,節能降耗將帶來非凡好處。掌握該技術並將其應用到其處理器和產品設計的半導體廠商將可提供更好的能效和性價比,贏得更多先機。

作者:Michel Laurence

Octasic聯合創辦人暨執行主席


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