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IMFT 25nm MLC NAND突破製程微縮障礙

上網時間: 2010年06月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:25nm MLC NAND  快閃記憶體  浸入式微影 

Intel Micron Flash Technologies (IMFT)公司新近推出25nm 8GB (64Gb)、每單元2位元(2bit/cell)多級單元(MLC) NAND快閃記憶體,再度證明了該公司強大的技術與製造能力。雖然大多數專家們推測NAND已發展到了極限,但IMFT仍積極地邁向NAND元件微縮之路,而且還將可能繼續微縮至更先進的18nm節點。就技術微縮而言,IMFT顯然遵循著每12至15個月微縮0.7x倍的規律,這幾乎相當於採用邏輯技術時間表微縮0.97倍的程度。

IMFT 25nm晶片擁有令人印象深刻的162mm2外形尺寸、單面焊盤佈局、79%的記憶體空間效率(相對於晶片面積而言),並採用48接腳的無鉛TSOP封裝。另一項顯著的優勢──相較於與其外形尺寸相當的4GB(32Gb) 34nm 2位元/單元MLC NAND而言,IMFT 25nm晶片的記憶體容量更高約兩倍。

這種優勢雖然無法使NAND快閃記憶體或固態硬碟(SSD)的價格減少一半,但對於SSD製造商而言卻是值得慶賀的事情。因為這種晶片可劃分成兩個32Gb平面,以用於單層或雙層作業中。位元線存取和頁面緩衝就位於將位元線劃分為半的晶片中心,因而有助於降低位元線電容值,並改善充放電的時間。

對於目前的IMFT 25nm 66單元NAND串來說,NAND陣列的開銷(總開銷與NAND串總長之比)約為14%;相形之下,34nm節點所用的33單元NAND串開銷為23%。這意味著穩壓控制器必須專用於邊緣單元,以及控制電路必須更智慧化運作、開關的速度也要更快。為了平衡邊緣字線效應並提供具成本效益的晶片尺寸,0單元和65單元的密度最可能是1bit/位元。另一種替代方案是使用67單元串,以及使用邊緣單元作為虛擬字元,但這將會增加晶片尺寸。

IMFT是第一家發佈3x-nm節點製程的公司,最近又發佈2x-nm節點技術。IMFT的策略似乎更傾向於先縮小節點,然後再致力於開發每單元3位元的元件。三星(Samsung)和東芝(Toshiba)也確定其2x-nm節點的開發方向;而海力士(Hynix)則將在今年第3季發佈2x-nm節點。至於要選擇每單元3位元(更高密度/低成本)或每單元2位元(更低密度/更高可靠性)元件,則取決於該元件是應用於可攜式、低成本儲存(USB)或SSD市場。目前還有許多未知數大約要到2011年底才能見分曉。

產品成功推出的關鍵取決於半導體前端(FEOL)製程技術相互間的有效整合情形;這些技術包括浸入式微影(immersion lithography)、自對準雙重曝光(SADP)、自對準聚乙烯製程、淺溝隔離(STI)間隙填充和氣隙隔離等。IMFT已經使用這些技術成功地解決了實體、電氣和可靠性微縮的挑戰。UBM TechInsights公司製程分析團隊最近分析了IMFT的25nm元件,對於所使用的製程技術也有了更深入的瞭解。

雖然無法掌握浸入式微影工具的使用情形,但我們的字線末端分析以及IMFT元件的STI圖案分析仍顯示了一些有趣的間隔圖案,這些圖案能讓我們在深入觀察微影和SADP製程時提供有用的幫助。就技術上而言,浸入式微影是整合次50nm NAND快閃記憶體的主流技術,能夠與SADP共同使用而縮小線寬,以避免重覆。顯著增強型DP(兩次曝光+間隔器法)甚至可將浸入式製程擴展至21nm以上。由於極紫外光微影(EUVL)工具要到2012年後才會推出,因此,浸入式微影將持續用於填補在2x-nm節點以後的空缺。

在記憶體陣列中,STI長寬比明顯地增加,使得STI中的間隙填充較為困難。包括旋塗玻璃(SOG)等流動性的電介質提供了一種可擴展的方法。因此,溝槽填充變成了一種雙步驟的製程,必須先在間隙填充後劃線。目前廣泛使用的熱製程就是一種高長寬比製程(HARP),該技術在SOG填充之前,必須先為長寬比大於10:1的STI使用TEOS/ozone,以執行間隙填充。溝槽深度和間隔分別針對陣列與週邊設備進行了最佳化,陣列溝槽的深度將會變得較淺,以實現更高密度的快閃記憶體陣列。用於開關的週邊設備控制電晶體需要更好且更深的電壓隔離。我們的拆解報告詳細介紹了IMFT實現這種STI間隙填充的過程。

為了更有效地接觸到位元線電阻,並減少製程步驟,在25nm時將採用純鎢觸點來代替鎢/N+聚乙烯觸點。更進一步的分析可以協助我們更能理解過孔零級的使用、交叉排列的位元線觸點,以及線性材料和阻障材料。

隨著懸浮閘極間的間距縮小,相鄰單元間的寄生耦合將會造成很大的問題,並導致Vth的漂移。為了克服這個問題,IMFT將閘極尺寸和氧化物間隔器厚度縮減得比34nm元件更小。透過降低FG高度,也使得CG和FG之間的側邊耦合率縮減。此外,針對內部聚乙烯電介質厚度進行最佳化後,使得CG和FG之間的耦合率保持較高水準。閘極之間的隔離間隙填充也為整合帶來了重大挑戰,IMFT因而採用現有的沈積技術,並利用高長寬比的字元線,實現了良好的閘極至閘極隔離設計,並解決這項難題。

最後,上述所有的各項製程技術改善均整合在一起,提供了每位元0.00138μm2或每2位元0.00275μm(sup>2 的單元面積;而在IMFT 34nm元件中每2位元的面積是0.0046μm2。運用這種浮閘單元技術,IMFT首度成功地製造出2x-nm節點8GB、每單元2位元的NAND快閃記憶體。同時,該公司並透過更具成本效益的方式,利用現有的半導體製程製造出可靠的NAND快閃記憶體。

在2012至2013年,我們將會見到更多的技術,如電荷擷取記憶體、3D-BiCS、垂直通道與DG-TFT等。而在不久的將來,更競爭的製造技術、密度的增加以及價格的下跌,都將進一步提升NAND的普及率。


圖1:IMFT首次成功運用浮閘單元技術製造出2x-nm節點、8GB、每單元2位元的NAND快閃記憶體。


圖2:以字線方向排列的IMFT 25nm快閃記憶體TEM影像:IMFT充分利用高長寬比字線設計出良好的閘極至閘極隔離。

作者:Ramesh Kuchibhatla

資深技術分析師

TechInsights公司





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