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Silicon Labs全新Timing IC可濾除高速網路雜訊

上網時間: 2010年06月22日     打印版  Bookmark and Share  字型大小:  

關鍵字:Si5317  頻率抖動  時脈  DSLAM  GPON 

芯科實驗室(Silicon Laboratories)針對網路和電信應用新推出一款時序元件 Si5317 ,這是一款接腳控制的抖動衰減晶片,適用於需要濾除多餘雜訊並產生低抖動輸出的應用,包括無線後置(backhaul)設備、數位用戶線接取多工器(DSLAM)、多重服務接取節點(MSAN)、 GPON/EPON 光學線路終端設備(OLT)線卡,以及10 GbE交換機和路由設備。

Si5317元件可針對1 至710 MHz間的任一時脈頻率有效除去多餘的雜訊,並能以相同於輸入的頻率產生兩個超低抖動輸出時脈,不像傳統的時脈IC或離散式鎖相迴路(PLL)模組方案,必須使用倍頻元件以支援不同的頻率。一個基於Si5317的設計和線路佈局便能針對任何小於710 MHz的時脈訊號提供抖動衰減的支援,讓設計能重複使用於多種應用中。設計人員僅需進行簡單的接腳設定,便能調整頻率範圍和PLL頻寬,毋需像傳統時脈IC方案般需採用韌體和序列程式。

採用Silicon Labs的專利DSPLL架構,Si5317頻率抖動衰減IC提供最佳的抖動效能(0.29 ps RMS),可針對那些對抖動極為敏感的應用進一步改善誤碼率和訊號雜訊比。Si5317絕佳的抖動效能比其他整合了振盪器的時脈IC同級產品抖動約降低了三分之一,並可讓系統將大部份抖動預算分配給其他元件,進而簡化元件選擇和時脈樹設計。

Si5317整合一個單一電壓穩壓器,其具有優秀的電源雜訊抑制特性。此種精簡的電源供應設計毋需採用多種電源軌及離散式的鐵氧體磁珠。晶片上電源穩壓大幅降低電路板設計對於高速雜訊及交換式電源供應的敏感度,如此可減少電源雜訊影響設計的整體抖動效能的風險。

Si5317不需使用外部PLL元件,可針對空間受限的應用進一步簡化PCB設計和佈局,同時還能將板級雜訊對抖動效能的影響降至最低。晶片上DSPLL技術能除去對於電荷泵(charger pump)和迴路濾波設計的需求,而這些都是傳統採用壓控石英振盪器(VCXO)的PLL模組和時脈IC所需要的。此高度整合能在各種溫度、製程和電壓下確保迴路穩定性和抖動效能,進而將設計時間和風險減至最少。將所有PLL元件整合至單一裝置中,亦能除去離散式PLL元件間敏感的雜訊進入點,進一步提升對板級雜訊的免疫力。

除了抖動衰減時脈元件外,Silicon Labs廣泛的混合訊號時脈元件還包括可程式XO/VCXO、CMOS矽晶振盪器、高效能時脈產生器、低抖動時脈倍頻器、緩衝和實體層時序元件等。Si5317抖動衰減器可和其中許多時序元件結合,提供完整的超低抖動時序解決方案。Si5317的搭配時序元件包括Si500矽晶振盪器、低於710 MHz的Si5338/34的差動時脈產生器、低於200 MHz的Si5355/56 CMOS時脈產生器,以及Si5330低抖動時脈緩衝器。Si5317可與以上任一款時序元件搭配,以提供兩個超低抖動輸出時脈。





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