Global Sources
電子工程專輯
 
電子工程專輯 > FPGA/PLD
 
 
FPGA/PLD  

28nm FPGA解決100GbE線路卡設計挑戰

上網時間: 2010年07月05日     打印版  Bookmark and Share  字型大小:  

關鍵字:FPGA  乙太網路  Stratix V  PCS  NPU 

基本上,100GbE線路卡由以下元件組成:

光介面——光介面單元包括多個SFP+或者XFP模組,可以透過CFP或者QSFP模組來驅動它,支援100G業務。

PHY——PHY單元是線路卡的序化器╱解序化器(SERDES)部分。PHY線路速率和抖動規範應與光介面相容。

MAC/PCS——MAC/PCS單元根據通訊協定來實現變速、加擾和編碼功能。對於40GbE或者100GbE的情況,按照IEEE 802.3ba規範,具有多重通路分配(MLD)功能。而且,由MAC進行串流控制以及錯誤碼處理。在某些情況下,來自MAC的10G資料在傳送到網路處理單元(NPU)之前進行彙集。

NPU——在不斷發展的線路卡功能工作檯中,NPU的關鍵功能適用於進行資料封包處理。關鍵功能包括壓縮、分類╱查找、修改和深度封包檢測。NPU最常用的功能是連接交換架構元件,透過網路完成資料封包複雜的路由。

流量管理器——流量管理器的主要功能是提供大量的高速佇列,最佳化佇列深度,使用複雜的調度機制來滿足應用QoS要求。由於NPU在設計上並沒有注重QoS,因此,在有效的實現專用流量管理器之前,它需要很強的處理能力,並對軟體進行最佳化。

解決多埠100GbE設計挑戰

不斷增長的頻寬需求促使服務供應商儘快實現40GbE和100GbE系統。考慮到100GbE光解決方案的成本和複雜度,很多服務供應商最先採用了40GbE解決方案。其他的很快大規模採用100GbE,解決了100GbE系統設計挑戰。這些挑戰包括設計超寬頻介面,在現有系統中整合更多的功能,同時保持現有功率消耗和成本預算不變。

Altera 28nm Stratix V FPGA系列的定位,非常適合滿足100G傳送和100GbE系統設計的性能和系統頻寬要求。密度最大的Stratix V FPGA整合了12.5Gbps和28Gbps收發器,以及支援IEEE 802.3ba規範的增強MLD和PCS功能。而且,Stratix V FPGA滿足了實現增強型前向錯誤更正(EFEC)功能的高密度和性能要求,是OTN系統設計演算法實現、測試和投產的理想平台。圖4所示為設計人員使用Stratix V FPGA開發100GbE線路卡的典型實例。

圖4:使用Stratix V FPGA彙集100GbE資料封包處理和流量管理。
圖4:使用Stratix V FPGA彙集100GbE資料封包處理和流量管理。

以最低BER實現超高速序列連接

100GbE線路卡對頻寬的可靠性要求非常高,Stratix V FPGA提供同類最佳的收發器,能夠直接驅動背板和光模組。

處理100G資料流程量時,應保持最低的BER。透過自適應線性和DFE等化、多階預加重和EyeQ眼圖監視器等,收發器的高階特性簡化了PCB設計,補償了不可避免的電路板損耗。晶片上電容和封裝去耦合等其他特性增強了Stratix V FPGA晶片和封裝,實現了優異的訊號和電源完整性,提高了用戶靈活性。Stratix V FPGA提供EyeQ眼圖查看器(圖5),這一種晶片儀表工具減少了電路板建立和除錯時間。EyeQ眼圖查看器支援用戶在接收端全面重新建構眼圖,而不會中斷資料通路。然後,用戶利用收發器動態重新配置功能來調整等化設置,以最佳化眼圖。

圖5:10GBASE-KR背板的10GbE通道,EyeQ眼圖查看器顯示發射器和接收器端的Stratix V訊號調理功能。
圖5:10GBASE-KR背板的10GbE通道,EyeQ眼圖查看器顯示發射器和接收器端的Stratix V訊號調理功能。

Stratix V FPGA能夠處理825Gbps全雙工序列頻寬,一個元件中具有66個支援背板的序列收發器。利用每一個收發器600Mbps至12.5Gbps的連續工作範圍,各種客戶端資料能夠有效彙整100G資料流程。Stratix V收發器整合了電子色散補償(EDC)功能,可以驅動各種光模組,包括SFP+、QSFP和CFP,不需要任何外部PHY元件。

100GbE系統需要各種類型的外部記憶體,來支援極大的資料量處理和流量管理功能。DDR3記憶體一般用於資料封包緩衝,而QDR II+記憶體用於需要低延遲的應用。第三類是三元內容位址記憶體(TCAM),主要用於以內容為主的處理功能。外部記憶體介面的性能影響了系統整體性能;因此,100G設計人員通常需要使用最快的外部記憶體介面。Stratix V FPGA支援800-MHz DDR3 DIMM介面、550-MHz QDRII+介面以及下一代序列TCAM。Stratix V FPGA全面增強了讀寫通路,以確保800MHz時序逼近。

圖6:使用UniPHY的Stratix V外部記憶體介面建構模組。
圖6:使用UniPHY的Stratix V外部記憶體介面建構模組。

如圖6所示,在Quartus II設計軟體中,由新的UniPHY支援Stratix V FPGA。UniPHY的增強特性包括較低的讀取延遲,很容易共用資源,並且支援更多的DIMM模組。而且,UniPHY可以做為未加密純文字,採用Nios嵌入式處理器排序器來方便地進行除錯,由靈活的時序模型提供支援,提高時序節點的透明度以及精度。


 First Page Previous Page 1 • 2 • 3 Next Page Last Page



投票數:   加入我的最愛
我來評論 - 28nm FPGA解決100GbE線路卡設計挑戰
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首