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思源ProtoLink Probe Visualizer加速FPGA原型驗證

上網時間: 2011年05月30日     打印版  Bookmark and Share  字型大小:  

關鍵字:Protolink  FPGA  驗證  Visualizer  Verdi 

思源科技(SpringSoft)稍早前推出全新的 ProtoLink Probe Visualizer ,該產品能大幅提升設計能見度,並簡化 FPGA 原型板的偵錯作業。全新 Probe Visualizer 採用創新的專利互連技術與軟體自動增強功能,搭配 Verdi HDL 偵錯平台,不僅能夠縮短現有或客製化設計原型板的驗證時程,還能夠提高FPGA 原型板的投資報酬率而將其運用在系統晶片 (SoC) 設計的早期檢驗階段。

由於原型板的速度快與成本低廉,已被廣泛運用來驗證關鍵設計模組或整套系統是否正確運作。然而,原型板向來設置不易,且缺乏訊號能見度,因此在研發過程中,機板配置作業經常延誤,或侷限於使用在開發階段的後段。思源科技的 Probe Visualizer 能夠探測眾多訊號並儲存大量時脈週期 (cycles) ,且能透過迅速的探測ECO (probe ECO) 流程,輕鬆地新增/改變訊號,同時運用思源科技的 Verdi 自動化偵錯系統,加速暫存器轉換階層 (RTL) 的設計偵錯作業,解決了上述窘境。

看好原型驗證市場,思源推出全新的 Probe Visualizer。這款產品不僅是思源驗證產品系列的生力軍,也是思源科技「加速複雜 SoC 設計功能收斂」的重大里程碑。

思源表示,隨著 FPGA 的容量與效能益趨龐大且出色,越來越多的企業轉用 FPGA 原型方法進行系統層驗證作業。然而,設計複雜性與偵錯能力仍是妨礙原型配置的關鍵因素。Probe Visualizer 減輕原型研發人員與 SoC 團隊沉重的驗證負擔。這款產品使用以軟體為基礎的直覺式方法,達到高水準的設計能見度;從早期 RTL 設計階段到最後的設計實現階段,協助您更輕鬆地進行原型板偵錯作業。

Probe Visualizer 協助使用者增加探測訊號的數量,從數十個增加至數千個,能儲存探測訊號資料長達數百萬的時脈週期,並且只需幾分鐘時間即可新增或變更探測訊號,不需要重覆進行冗長的設置流程。您也可依據需求配置思源科技的 Siloti 能見度自動增強系統,決定需要觀測的最低訊號組數量,達到最佳的設計能見度。探測訊號資料會儲存並上傳至思源科技的 Fast Signal Database (FSDB) 中,供偵錯作業使用。

Probe Visualizer 與思源科技 Verdi HDL 偵錯平台密切整合,只需一次設計編譯作業,即可使用 Verdi 系統的進階具體化與自動追蹤功能。工程師可以跨多個 FPGA 檢視波形,進而分析設計行為,並且在他們最熟悉的 RTL 程式環境 (context) 中找出錯誤的原因;與傳統方法相比較,偵錯時間大幅縮短一半。在需要時,只要由 Verdi 環境將額外的探測訊號 (probed signal) 拖曳至 Probe Visualizer 即可快速看到結果。由於可使用 Probe Visualizer 透過整合式版本管理 (revision management) 系統來追蹤探測 ECO,因此在偵錯過程中,也能夠依照需求迅速追溯至特定的版本。

Probe Visualizer 可在一般工程工作站上執行,其中整合了軟體、硬體以及特定 IP,來執行 FPGA 設置作業、探測訊號調校與介面工作。軟體能夠將預先區隔的 FPGA 設置流程自動化,並且在每一個 FPGA 內植入小型 soft IP 區塊,以萃取預先選定的探測訊號。而硬體介面套件提供一切作業所需,將執行 Probe Visualizer 軟體的工作站連結至原型板。其中包括客製化的 ProtoLink 介面卡,可連結至 FPGA 原型板上常見的 J 連接器 (J-connector) 或 Mictor 連接器;以及將介面卡連結至工作站的高速光纖通道。介面卡具備內建探測訊號記憶體 (Probe Memory),可儲存所有探測資料,絕不占用 FPGA 資源。





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