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賽靈思ISE Design Suite 13.3強化浮點運算能力

上網時間: 2011年11月11日     打印版  Bookmark and Share  字型大小:  

關鍵字:ISE Design Suite  設計套件  DSP  浮點運算  Floating-Point Operator 

賽靈思(Xilinx, Inc.)新推出 ISE Design Suite 13.3 設計套件,結合多項全新功能,能讓數位訊號處理器(DSP)設計業者針對無線、醫療、航太與國防、高效能運算與視訊應用等設計,輕鬆地加入位元精準的完全客製化單、雙精度浮點運算功能。該套件可透過 System Generator for DSP ,以及運用 Xilinx Floating-Point Operator IP LogiCORE 執行上述設計流程。

Xilinx表示,結合單、雙精度、以及業界唯一具備完全客製化精度浮點運算功能,加上System Generator for DSP帶來的高生產力,DSP設計業者可在這種萬事俱備的環境中輕鬆地設計、模擬和建置各種浮點運算設計,並能對矽元件部分及系統所需要的功耗擁有更佳的掌握度。

賽靈思的Floating-Point Operator核心可讓各種浮點計算作業能在FPGA中執行。當透過CORE Generator工具產生核心時,該作業即可確定,而現在則由System Generator來執行這項工作,同時每項作業變數有一個共用的AXI-4串流介面。以往客戶可運用CORE Generator中的完全客製化精度浮點運算IP,在單賽靈思FPGA元件中加入浮點運算設計。然而,要採用這種設計流程,業者必須了解VHDL或Verilog語言,而且對DSP研發業者來說模擬作業亦是一大挑戰。但有了ISE Design Suite 13.3設計套件後,研發業者現在可透過運用The Math Works’ Simulink的各種模擬功能,從更高的抽象層了解他們的系統,可確保設計對精確度的要求。

ISE Design Suite 13.3 設計套件也加入了Red Hat Enterprise Linux 6作業系統,並針對邏輯、嵌入式和系統版本用戶提供加強的生產力功能。所有版本都內含隨插即用IP的加強功能和支援7系列 FPGA。嵌入式與系統版本內含Platform Studio簡單易用的強化功能,其中包括全新的圖形化設計檢視(Graphical Design View)功能。邏輯版內含支援PlanAhead設計分析工具的生產力強化功能,包括針對HDL檔案的圖形階層檢視器(Graphical Hierarchy Viewer)。





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