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拆解主流45/32nm處理器 探究邏輯製程新進展

上網時間: 2011年11月14日     打印版  Bookmark and Share  字型大小:  

關鍵字:邏輯處理器  製程節點,遷移率 

作者:Arabinda Das

資深技術分析師

UBM Techinsights公司

當今的邏輯處理器製造技術正快速地朝向更先進的製程微縮。目前已經有7家邏輯元件製造商採用45nm製程進行生產。在這些製造商中,英特爾(Intel)已經開發出32nm節點產品(Westmere CPU),而其他公司則也正準備邁向2x奈米節點。

所有的這些處理器提供的技術層次之間有很大的區別,同時在微縮至現有45nm節點的發展過程中也展現出不同的製程創新。這些不同的處理器還分別鎖定了不同的應用。例如蘋果(Apple) A4處理器(由三星公司製造)用於iPhone 4和iPad;IBM-Sony的45nm處理器專為Playstation 3所設計,而松下(Matsushita)的處理器則針對高解析視訊錄影機而開發。儘管存在種種差異,但這些處理器中都有一個共同點:對於所有的製造商以及每一種新技術節點來說,每個元件特性都比其前一代技術節點更大幅改善。這當然是由微縮法則所決定的可預知結果。

這種微縮法則是IBM公司在1974年於IEDM會議上發表的一篇論文中提出的,這篇論文的題目是“具有極小實體尺寸的ION植入型MOSFET設計”(Design of ION implanted MOSFET's with Very Small Physical Dimensions)。這篇論文指出,如果在微縮MOSFET實體尺寸的同時也保持電場恆定,那麼MOSFET的其它各種性能參數也將得以改善。然而,隨著元件尺寸跨入次100nm的範圍,也必須考慮到其它更多因素。

根據微縮理論,工作電壓(OV)應該按元件尺寸等比例微縮,以維持內部電場不變。另一方面,OV必須大於CMOS元件的閾值電壓,同時由於漏電流情況變得更明顯,因而無法再進一步降低閾值電壓。因此,對於最後幾種技術節點來說,OV值已經變得比微縮法則所期望的更低了。為了適應高電場可能帶來影響載流子遷移率以及增加短通道效應(SCE)的風險,因而必須導入新的製程機制,並且考慮到更多可能的權衡折衷。

在傳統的矽晶CMOS電晶體中,減少通道摻雜的程度使得載流子遷移率提高,但也折衷了短通道效應(SCE),反之亦然。然而,在次50nm製程時,許多其它參數之間相互影響。即使局部應變不同,元件屬性的最佳化通常也極具挑戰性。同樣地,在較小的尺寸節點時,就算是閘極介電質也不會像微縮法則所預測的那樣產生微縮現象。由於電流是閘極電壓與電容的函數,較薄的閘極介電質帶來更大的電容值,而更大的電容則導致更大的驅動電流。

較薄的閘極氧化物介電質具有很低的擊穿電壓,且由於穿隧效應而容易受到漏電流影響,因此,目前迫切需要新的閘極介電質。由於減少閘極絕緣膜的厚度以及採用最小化的製程節點,元件性能已獲得進一步改善,遷移率也大幅提高。再者,NMOS和PMOS元件遷移率的差異迫使製造商們必須為PMOS元件進行專門作業。一般來說,對於每種新的技術節點,特別是閘極長度微縮到50nm以下時,所有的IC邏輯製造商都必須不斷地以創新的方式調整其製造流程,並且必須處理前端所存在的以下課題:

控制短通道效應,

提高電洞遷移率,

減少閘極電阻,

減少閘極氧化物厚度,或增加閘極電容。

在UBM TechInsights公司最近發表的一份報告中,有一個針對全球7家主要邏輯元件製造商的比較研究結果,有助於瞭解這些公司是如何因應上述的挑戰。該報告中比較了以下產品所用的製程技術:英特爾的32nm與45nm技術、超微(AMD)的45nm技術、IBM-Sony的45nm技術、飛思卡爾(Freescale)的45nm技術、台積電(TSMC)的45nm技術、三星的45nm和松下(Matsushita)的45nm技術。其中一些製造商是通用平台聯盟計劃的成員,因而在其元件中導入一些未公開的獨特性能時,也整合了一些聯盟的共同研發成果。

其首個主要製程步驟之一是導入絕緣矽(SOI)概念。這是IBM公司在其0.25um元件中所引用的作法,以埋層氧化層(BOX)隔開MOSFET的主動區與矽晶之間。根據這個概念,源極和汲極面積可被顯著地縮小,而耗盡層寬度則受到閘極和BOX之間的矽晶薄層所限制。不但使SOI減少寄生電容,也有利於短通道效應(SCE)。此外並導入應力工程等其它技術,以便增強電晶體特性,例如分別在NMOS和PMOS電晶體上沈積具有高延展性和壓縮性的封蓋層。同樣,為了獲得高遷移率,透過導入生長不同晶格錯位的材料以產生張力的附生方法來修改矽晶特性。英特爾還導入了浮層源極與汲極的概念,針對閘極介電質層以下的區域進行蝕刻,並以SiGe磊晶加以填充。

然而,當閘極長度進一步微縮至50nm以下時,單憑一種技術已不足以因應元件特性所造成的挑戰,因此必須開發出幾種技術組合的方案。舉例來說,英特爾公司同時使用應變矽和高K介電金屬閘極(HKMG),因而能在前端技術領域始終維持主導地位。轉換到高K介電層是一種可行的解決方案,因為如果R是介電常數與氧化物介電常數之比,那麼這種介電層的厚度可能比氧化物層更厚R倍,並且仍能以更低漏電流產生相同的電容值。英特爾公司已在前兩種製程節點時實現了這一技術,並顯示出32nm的元件性能甚至高於45nm的元件。然而,採用高k方案的金屬閘必須相容於工作功能要求。雖然IBM通用聯盟平台在最新技術中結合了SOI和浮層源極與汲極,但台積電僅選用採用磊晶SiGe的浮層源極與汲極。

最令人驚訝的是,三星和松下未使用SiGe或SOI技術,仍只仰賴於通道定向。參考圖1。通常元件的方向就是電流沿著{100}矽晶上指示的<110>流動方向。在此方向上,電子和電洞的遷移率對於延展應力十分敏感,實際上則以相反方式加以反應,因此對於NMOS和PMOS必須分別使用不同的應變工具。將(100)矽晶圓旋轉45度後,電晶體通道就變得與<100>方向對齊,而能夠提供更高的電洞遷移率。再者,這種方法還可縮減PMOS尺寸,省去為不同的元件準備不同的PMOS和NMOS應變工具的複雜製程步驟。圖1顯示了一般外殼以及旋轉後基板外殼之間的差別。基板內平面層之間的角度也盡不同,導致晶格常數變化。有人可能認為這是因為簡單的定向並不能提供和浮層源極/汲極在結合高k介電質和金屬閘時相同的性能。然而,沒有完整的電氣特性,我們也很難瞭解或進行推測。


圖1:正常通道方向和旋轉後的通道方向。


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