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TSV何時能實現量產?

上網時間: 2012年04月13日     打印版  Bookmark and Share  字型大小:  

關鍵字:3DIC  TSV  EDA  台積電  Hynix 

你最近有看到關於矽穿孔(TSV)的新聞嗎?

•1月31日,CEA-LETI推出一款重要的新平台「Open 3D」,為業界和學術界的合作夥伴們,提供了可用於先進半導體產品和研究專案的成熟3D封裝技術。

•3月7日,半導體設備供應商應用材料公司(Applied Materials)與新加坡科技研究局旗下的微電子研究中心(IME)合作設立的先進封裝研究中心正式開幕。

•3月26日,EDA供應商新思科技(Synopsys)公司集結旗下產品,推出「3D-IC initiative」,為半導體設計人員提供了在3D封裝中採用堆疊晶片系統設計的解決方案。

令我驚訝的是,歷經這麼多年的發展和努力,我們仍未達到可完整量產的階段,相反地,我們還處在基礎研發時期,而EDA公司也仍在起步。

業界許多都認為,IBM的Merlin Smith 和 Emanuel Stern 是以其「Methods of Making Thru-Connections in Semiconductor Wafers」專利為基礎而發明TSV技術,該專利於1964年12月28日提出,1967年12月26日獲得核准,專利證號No. 3,343,256。


圖1:IBM的TSV專利。

TSV的故事


圖2:依照IBM最初的發佈資料所做的TSV優勢說明。

圖2取材自Ignatowski的資料,這是Ignatowski在IBM公佈TSV技術不久後所製作的。

在這一點上,很明顯可看到,IBM仍有許多技術問題待解決。圖3是IBM的資料,主要探討將TSV技術用於大規模生產時將面臨的問題。


圖3:IBM所列出的TSV技術問題。

多年來,業界不斷研究可實現量產的技術,但都沒有真的成功。許多專業文獻都展示了TSV將超越摩爾定律,改寫未來晶片微縮腳步的美好發展藍圖。

圖4是德州儀器(TI)的先進封裝技術發展藍圖,許多半導體公司都有類似的封裝/TSV技術發展目標。


圖4:TI的封裝技術趨勢╱2011年12月。

TSV的面臨的幾個問題

以下是半導體產業試著實現TSV技術時會面臨到的幾個主要問題:

製程問題:

1. 由於過孔的尺寸與業界目前使用的「正常」尺寸非常不同,因此蝕刻和填充非常耗時。此處的尺寸不同,指的是幾微米到幾十微米的深度和直徑與奈米級尺寸的差異,再加上>5的深寬比。

2. 首先是過孔,而後才是考慮該往哪個方向。每一個步驟,都會以不同的方式影響整個製程。

3. 如何整合來自不同IDM和/或代工廠的邏輯單元;以及來自不同記憶體供應商的記憶體晶片?

4. 晶圓薄化。如何去處理已經經過完全處理、厚20~80微米的晶圓,其中還包含接合(bonding)和分離(de-bonding)等過程。目前市場盛傳應用材料和TEL公司都正在開發這種工具。

5. 晶圓到晶圓(W2W)或晶粒到晶圓(D2W)接合:每一種都是一個處理難題。

6. 最終的晶圓切割(singulation)

7. TSV專用的基板(載具)

設計和EDA工具問題:

1. 目前的設計規則與TSV並不相容。

2. 在必須整合來自各個不同來源的產品時,誰將負責「系統」設計?

3. EDA仍然落後。

4. 熱模擬和熱移除問題。

後段製程問題:

1. 代工廠/ IDM vs. OSAT,如何得知彼此負責的部份及進度?誰又該負責良率?

2. 最終測試。

3. 可靠性。

4. 主代工廠缺乏記憶體專有技術知識,以及,如何整邏輯單元上整合記憶體?

成本問題:

1. 目前,採用TSV技術的相關成本要比其他解決方案更高。而這是阻礙TSV發展和實際應用的主因之一。

2. 此外,採用TSV技術所需投注的資本支出問題也必須解決。圖5是日月光(ASE)所展示的標準TSV製程所需要的不同設備。


圖5:ASE展示的TSV所需設備。

不過,許多人都忽略了目前我們已經有能解決這些問題的臨時性解決方案。這些方案可能不是最好的,但它們確實有用。事實上,目前已經有許多封裝技術都透過打線接合以及封裝堆疊等技術來實現3D晶片構裝(chip on chip)了。


圖6:3D晶片連接的替代方法。

來自業界的意見

以下是一些業界專家過去幾個月所提出意見。

台灣──台積電(TSMC)

在去年12月的半導體整合3D架構暨封裝研討會(3D Architectures for Semiconductor Integration and Packaging Conference)中,台積電(TSMC)的Doug Yu便在主題演講中指出,台積電打算提供包含晶片設計、製造、堆疊及封裝在內的完整2.5D和3D服務。Yu是台積電整合互連暨封裝研發總監,他描述了可將3D整合技術導入商用化的最佳途徑所需要的關鍵技術,這意味著台積電將會提供完整的3DIC解決方案。

“TSV比以往任何一種技術都更複雜,更具挑戰性,”Yu指出。“這是一場全新的競賽,但獲勝門檻卻非常高。”他指出,傳統的合作模式很難適用於下一代晶片設計。而所有的整合工作也必須簡化,以減少處理程序和傳統上對後段製程部份的投資(換句話說,就是指中段到後段的工具和製程)。總而言之,Yu認為必須具備全方位的專業知識、良好的製造能力與客戶關係,而且要避免與客戶競爭。

韓國──Hynix

Hynix封裝部副總裁Nick Kim聲稱,對Hynix而言,已經沒有是否要生產3D元件的問題了,現在的問題只在何時以及如何開始生產。

Kim提供了詳細的成本明細,說明為何3D TSV堆疊要比打線接合堆疊製造貴上許多(約1.3倍以上)。整體而言,由於以下所列出的因素可能增加額外費用,因此TSV大約會增加25%的製造成本:

1. 設計成本:晶粒的淨面積會由於TSV陣列而減少;

2. 晶圓廠成本:來自於形成TSV過孔必須增加的製程步驟,以及針對TSV設備的資本支出。

3. 封裝成本:針對後段製程設備,如臨時接合及分離的凸塊(Bumping)、堆疊、低良率以及資本支出等。

4. 測試成本:由於必須在最後對每一層進行測試,因此會增加探測和最終封裝測試時間。

5. 根據Hynix的3D發展計劃,預計2013年以後才能啟動TSV量產。

6. 針對行動應用在邏輯上堆疊DRAM的產品預計2012年小量生產,2013~2014年進入量產。

7. 針對繪圖應用,採用2.5D技術在矽中介層上放置DRAM的產品今年預估可小量生產,2014年初可望量產。

8. 針對高性能運算,該公司今年也正在研發可疊加在基板上的3D DRAM,預計2013年初小量生產,2014年底前量產。

在供應鏈管理方面,Kim認為Hynix的做法將對這個產業中開放的生態系統有利。在目前的生態系統中,代工廠和IDM會先準備好採用TSV的邏輯和記憶體元件,然後再送到委外組裝測試/封測代工(OSAT)進行封裝。

整體而言,要在製造廠中採用TSV技術看來就像是一場噩夢。即使不斷地最佳化每一個製程步驟,但對晶圓廠和OSAT而言,要如何完美地協調所有運送及合作流程,仍然是一件苦差事。

而MonolithicIC已經提出了一些相應做法,嘗試解決上述問題。MonolithicIC公司目前提出的做法有幾項特色:

1. 在堆疊晶片中的過孔數量幾乎沒有限制。

2. 不深的TSV過孔──是奈米級而非微米級。

3. 所有製造程序都在IDM或代工廠內完成,這種做法可以更好地掌控良率和生產細節,而且不會有太多不同意見的干擾。

如果您對TSV有任何想法,都歡迎加入討論。

編譯: Joy Teng

(參考原文: Viewpoint: Is TSV for real?,by Israel Beinglass)





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