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欲趕上英特爾 ST、IBM加大SOI開發力度

上網時間: 2012年04月19日     打印版  Bookmark and Share  字型大小:  

關鍵字:ST  IBM  SOI  FinFET  電晶體 

矽晶圓製造商Soitec SA公司聲稱,晶片製造商現在可以藉由轉換到絕緣層上覆矽(SOI)晶圓,避免掉開發完全耗盡型(fully-depleted, FD)矽電晶體所需的數年研發時間,目前包括意法(STMicroelectronics, ST)、 ST-Ericsson 和 IBM 已經決定開始嘗試。

“全耗盡型電晶體通道正快速成為半導體製造商轉移到32nm以下節點的關鍵,”Solitec全球策略業務發展資深副總裁Steve Longoria說。“IBM打算在14nm節點在其FinFET上使用SOI晶圓,而ST和ST-Ericson則是針對28nm製程的下一代行動處理器,與我們共同開發2D完全耗盡型電晶體。”

半導體的微縮之路所遭遇的最大挑戰之一,便是在32nm節點以下奈米級薄膜電晶體通道層的摻雜不均勻性。為了解決這個問題,業界開始轉向FD電晶體的非摻雜通道。英特爾已經盡全力使用標準塊狀矽(bulk silicon)來為其三閘極(tri-gate) FinFET電晶體設計FD非摻雜通道,因而必須在側邊植入摻雜物來隔離通道,並預防過量漏電流流入基板。

Solitec現可提供兩種SOI晶圓,一種是傳統平面電晶體,可提供超薄的頂層矽晶層,其厚度差異不超過+/-5埃,針對FD電晶體通道,在頂層的一個超薄掩埋氧化層頂預防漏電流進入基板,毋須再使用額外的製程步驟,這便是英特爾在其塊狀矽製程中使用的方法。

第二種是針對3D FinFET電晶體的SOI晶圓,如IBM已宣佈打算用在14nm節點的3D FinFET電晶體。這種3D SOI晶圓具有用於較高3D鰭(fin)的較厚頂部矽晶層,以及一個較厚的掩埋氧化層,以適應由多金屬閘極所產生的更高的場。

2D平面與3D SOI晶圓的成本大約都比塊狀矽高出四倍左右,這解釋了英特爾為何不願意在三閘極 FinFET 製程中使用SOI。但Solitec聲稱,FD電晶體將提供更大的開發時間優勢,因為當採用側邊植入方法來建構FD通道時,它所需要的製程步驟要少得多,而這已經足以彌補晶圓的高昂價格。

“與塊狀矽約120美元成本相比,我們的晶圓成本大約是500美元,”Longoria說,但強調透過製程簡化,其整體成本還可望降低三至十倍不等。

Solitec聲稱,採用其SOI晶圓來建構FD電晶體可提高40%的性能,或是在以當前性能水準運作時,能大幅削減掩埋氧化層的漏電流,將功耗降低40%。Solitec同時表示,該公司與IBM和ARM共同為 SOI 晶圓制定了規範,以便將他們的傳統平面電晶體轉向非摻雜FD通道,這將可防止密集的源極與汲極電極經由塊狀矽基板泄漏而產生的短通道效應。

編譯: Joy Teng

(參考原文:Silicon-on-insulator at ST and IBM closing gap with Intel,by R. Colin Johnson)





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