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燦芯與Cadence合推超低功耗DDR PHY方案

上網時間: 2012年07月18日     打印版  Bookmark and Share  字型大小:  

關鍵字:燦芯半導體  Cadence  奈米製程  低功耗  記憶體 

燦芯半導體(Brite Semiconductor)與EDA供應商Cadence Design Systems宣佈共同合作,將Cadence DDR Soft DLL PHY IP應用於中芯國際(SMIC)製程的設計體系。

燦芯半導體和Cadence將整合DDR PHY 與I/O並應用於中芯國際130奈米、65奈米、55奈米和40奈米製程技術。燦芯半導體將投產測試晶片平台,包含記憶體子系統IP,以此證明這種超低功耗、高性能解決方案是智慧型手機、平板電腦等型動設備和其他消費電子產品的理想之選。

「Cadence和燦芯半導體共同合作將業界領先的記憶體IP應用於中芯國際產業鏈生態系統,使SoC設計師能夠輕鬆駕馭這種低功耗、高性能技術;」Cadence SoC實現部門研發部高級副總裁Martin Lund表示:「我們期待著與燦芯半導體保持密切而長久的合作關係,繼續開發領先的記憶體解決方案,把當今移動設備的性能與功能推向更高的水準。」

「我們很高興加強與Cadence的合作,為我們的ASIC產品提供廣泛的 DDR PHY 解決方案,」燦芯半導體總裁兼首席執行官職春星表示:「為了在現有先進的中芯國際系列工製程提供有競爭力的SoC產品,我們必須擁有一個小面積、配置靈活、支援DDR2、DDR3、LPDDR1、LPDDR2等多種標準的記憶體PHY解決方案。這種合作關係為燦芯半導體提供了把DDR PHY及相應功能完美應用於ASIC產品的機會,並且為我們的客戶贏得了極大的競爭優勢。此外,這次合作不僅為客戶產品的迅速上市提供了便利,同時也降低了高級工藝節點的設計門檻。」





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