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利用MATLAB與Simulink演算法開發FPGA原型實務解析

上網時間: 2012年08月16日     打印版  Bookmark and Share  字型大小:  

關鍵字:MATLAB  Simulink  FPGA  演算法  ASIC 

數位中頻降頻器個案研究

為了說明如何採用模型化基礎設計(Model-Based Design)進行FPGA原型化,我們以數位中頻降頻器(Digital Down Converter, DDC)為實際研究例子。數位中頻降頻器是許多通訊系統(見圖3)中常見的建構模塊,輸入端—即高帶通(high-rate passband)之轉換需要耗費大量運算資源才能運行,將之轉換為低速率基頻帶輸出,以較低運算密集之數位訊號處理(DSP)演算法即能運行。


圖3:數位中頻降頻器 (Digital Down Converter, DDC) 導入於通訊系統案例。

數位中頻降頻器之主要元件:(見圖4)


圖4:數位中頻降頻器(Digital Down Converter, DDC)的系統模型。

- 數值控制振盪器 (Numerical Controlled Oscillator; NCO)

- 混波器(Mixer)

- 數位濾波器鏈(Digital Filter Chain)

最佳實務第1條──在初期設計階段分析定點數的量化效果

工程師在測試新構想和開發早期演算法時通常使用浮點數的資料型態,然而,FPGA和ASICs的硬體實現,需先轉換為定點數的資料型態,此過程往往會產生量化誤差。在手動工作流程裡,通常是在HDL編碼過程中量化定點數,在此過程中,工程師在比較定點數能呈現多少浮點數參考值時不但不容易計算出定點數的量化效應,也難以分析出實現HDL時發生的溢位誤差。

為做出判斷所需小數位元長度的明智決策,工程師們需要一種能在HDL編碼過程之前,能比較浮點數與定點數的模擬結果的方法,增加小數位元長度雖可以降低量化誤差,但這也意味著字元長度的增加(需要更多區塊和更多的功耗)。

如圖5清楚呈現在數位中頻降頻器的濾波器鏈中第1階段低通濾波器(Low-Pass Filter)的浮點和定點模擬的結果差異。這些差異來自於定點數的量化。上圖同時顯示浮點和定點模擬結果重疊的部份。由下圖數據顯示每一個點的量化誤差。根據設計規格,工程師需要增加小數位元的長度以減少可能引起的量化誤差。


圖5:利用Simulink Fixed Point(Simulink定點模塊組)計算定點數的量化效果。

除了小數位元長度的選擇,工程師必須最佳化字元長度,以達到低功耗和優異面積效率(area-efficient)的設計。

在這個數位中頻降頻器實際例子,Simulink定點數模塊工具(Simulink Fixed Point)可以減少部分數位濾波器鏈的字元長度,最多到8位元(見圖6)。


圖6:利用Simulink定點數模塊工具最佳化定點資料型態。


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