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Altera公佈20nm技術進展

上網時間: 2012年09月13日     打印版  Bookmark and Share  字型大小:  

關鍵字:FPGA  數位訊號處理  微處理器  矽智財  IP 

Altera公司日前公佈下一代 20nm 產品中規劃的幾項關鍵創新技術。,包括結合了 FPGA 的硬體可編程設計功能、數位訊號處理微處理器軟體的靈活性,以及高效率的專用硬式核心矽智財(IP)。Altera在20 nm的架構、軟體和製程的創新,能支援更強大的混合系統架構的開發,進一步提高了性能、頻寬、整合度和功率效益。

Altera 的 20nm 混合系統架構包括40-Gbps收發器整合技術、下一代精度可調數位訊號處理(DSP)模組架構以提供性能高達5 TFLOP (每秒5萬億次浮點運算)的IEEE 754標準浮點運算性能、整合了FPGA和用戶可訂製HardCopy ASIC的異質結構3D IC,還有各種其他技術,包括,記憶體、協力廠商ASIC,以及透過創新高速互聯技術實現的光介面等。Altera表示,該公司是目前唯一能夠在一個元件中整合FPGA和ASIC的公司。

20-nm混合系統架構繼續在功率消耗管理方面繼續創新,包括,自適應電壓調整、可編程設計功率消耗技術、最佳化製程技術等,與前一代元件相比,Altera元件功率消耗降低了60%。

透過全功能高階設計環境實現了異質結構20-nm系統的開發,這一個環境包括系統整合工具(Qsys)、採用C語言的設計工具(OpenCL)以及DSP開發軟體(DSP Builder)。Altera一直在關注如何提高設計人員的效能,進一步增強了開發工具,在20 nm實現了業界最快的編譯時間。

Altera研發資深副總裁Bradley Howe表示:「下一代通訊、網路、廣播和運算應用設計人員在擴展頻寬、提高性能以及降低功率消耗方面,面臨著越來越大的需求。我們在20 nm的創新讓我們能夠交付非常高效率、非常靈活的混合系統架構,這一種架構的高水準專用電路採用了20-nm FPGA最新製程技術。讓該元件能夠以最低功率消耗實現了業界水準最高的IC整合度、性能和頻寬。」

Altera的下一代元件採用了台積電(TSMC)的20-nm製程技術,擁有業界最高的系統整合度,包括一個硬式核心ARM處理器子系統。20-nm 單晶片系統(SoC)FPGA為客戶提供了從28-nm到20-nm的軟體移植途徑,同時將處理器子系統的性能提高了50%。

Altera 20 nm收發器技術創新將實現業界最大序列頻寬,支援朝向100G背板和400G系統的發展。20-nm元件包括驅動CEI-25G-LR和乙太網路4x25G背板的28-Gbps收發器,設計連接晶片至晶片或者晶片至光模組的40-Gbps收發器。Altera在20 nm實現的收發器技術創新成為開發CEI-56G相容收發器的基礎,提供連接來驅動下一代400G光網路、400G線路卡等。

在20 nm,Altera將引入創新的高速晶片至晶片介面,用於在一個3D封裝中整合多個晶片。採用這一創新介面,Altera能夠交付面向客戶的異質結構3D系統,它整合了FPGA和用戶訂製的HardCopy ASIC,以及各種其他技術,包括,記憶體、協力廠商ASIC和光介面等。整合FPGA和HardCopy ASIC或者協力廠商ASIC,Altera能夠提供單一元件解決方案,其系統整合度比任何28-nm產品高出10倍。Altera的異質結構3D IC將採用台積電的基底晶圓晶片(CoWoS)製程進行製造。利用這些元件,開發人員大幅度提高了系統整合度和系統性能,突出產品優勢,同時降低了系統功率消耗,減小了電路板空間,降低了系統成本。

Altera在20-nm元件重新樹立了業界的TFLOP/W標準。下一代精度可調DSP模組增強技術實現了5 TFLOP(每秒5萬億次浮點運算)的IEEE 754標準浮點運算性能。在這一個水準上,Altera 20-nm元件的每瓦TFLOP要比競爭FPGA高出5倍。同時結合最具效能的OpenCL C語言設計流程、ARM硬式核心處理器子系統以及最高效率的TFLOP/W矽晶片,Altera的20-nm元件是最佳異質結構運算平台。

Altera目前正在與客戶探討20-nm產品,共同討論產品的發展路線。





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