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FPGA/PLD  

LabVIEW FPGA的精確週期模擬

上網時間: 2012年10月03日     打印版  Bookmark and Share  字型大小:  

關鍵字:FPGA  模擬  LabVIEW  NI  測試 

FPGA 應用漸趨複雜且龐大,由於在實際耗時編譯之前,可先透過模擬作業來檢驗 IP,並有多種測試功能可進行除錯,因此模擬作業越來越重要。在 NI LabVIEW 軟體中,可同時模擬應用邏輯的功能與時序

精確週期模擬器 (cycle-accurate simulator) 可檢驗邏輯的訊號傳播 (propagation),以便測試應用的時序限制 (timing constraint)。模擬器亦可測試完整的 FPGA 應用,因其整合了 LabVIEW FPGA 與 Component-Level IP (CLIP) 或 IP Integration Node 邏輯。此技術文章將專論 LabVIEW FPGA 搭配其他製造商的精確週期模擬器。

FPGA 應用的協同模擬作業,將可直接透過 LabVIEW 建立並執行模擬作業,且於背景完整發揮第三方精確週期模擬器的效能。

在協同模擬中,LabVIEW 可針對受測 IP 提供激發、控制模擬器的執行情況,再擷取最後反應。透過 LabVIEW 的協同模擬,控制輸入與執行的主要 VI,將可搭配常見的 FPGA 主要介面功能,以取代既有的 VHDL 架構測試平台。使用者以現有的 LabVIEW 技巧即可提高產能,且不需另外深入了解 VHDL,亦可於 LabVIEW FPGA VI 上開發/執行精確週期的模擬作業。

請下載PDF文件,以閱讀完整文章。

本文由NI提供





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