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益華電腦3D-IC技術通過台積電CoWoS參考流程驗證

上網時間: 2012年10月31日     打印版  Bookmark and Share  字型大小:  

關鍵字:Cadence  台積電  CoWoS  驗證  3D-IC 

益華電腦(Cadence Design Systems)宣布,晶圓代工大廠台積電(TSMC)透過開發 CoWoS 測試載具,包含SoC與 Cadence Wide I/O記憶體控制器和實體層IP,已經驗證 Cadence 3D-IC 技術適用於其 CoWoS (chip-on-wafer-on-substrate)參考流程。這是晶圓廠市場區隔中第一個晶片驗證的參考流程,能夠實現多重晶粒整合,並且具備台積電CoWo?與Cadence 3D-IC技術,使 3D-IC 設計成為電子公司具體可行的選項。

3D-IC 解決方案中的驗證技術涵蓋Cadence Encounter RTL-to-signoff與 Virtuoso 客製/類比平台;也包含Cadence系統級封裝產品,還有最近併購的Sigrity 功率察覺(Power aware)晶片/封裝/電路板訊號完整性解決方案,幫助工程師們克服從規劃到設計實現、測試、分析與驗證等的晶粒堆疊與矽載體的挑戰。

現在,Cadence Encounter Digital Implementation (EDI)系統、QRC萃取與Cadence實體驗證系統中,已經自動支援能夠簡化凸塊配置的台積電獨家CoWoS複合凸塊單元。CoWoS參考流程擁有CoWoS設計套件的支援,還有台積電測試載具的晶片驗證結果。台積電選用Cadence益華電腦高頻寬、低功耗Wide I/O控制器與實體設計IP解決方案,運用CoWoS技術將SoC連結到Wide I/O DRAM,記憶體介面具備每秒超過100Gbit的巔峰資料傳輸率。

3D-IC技術為開發當代複雜設計的工程師們提供許多關鍵優勢,包括更高效能、更低耗電與更小的體積。台積電的CoWoS是完善整合的製程技術,將眾多晶片黏接到單一裝置以減少耗電和體積,同時提供系統效能。

Cadence益華電腦3D-IC技術讓眾多晶片能夠在數位、客製與封裝環境中協同設計,在晶片與矽載體上實現矽穿孔(through-silicon vias,TSVs),而且支援微凸塊對準、配置、繞線、測試設計以及從系統觀點的分析和驗證。Wide I/O控制器和實體證明了3D-IC技術在建置記憶體子系統方面的優勢,實現更高的記憶體頻寬,而且大幅減少作業耗電。





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