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高速ADC數位輸出介面的選擇與應用

上網時間: 2012年11月05日     打印版  Bookmark and Share  字型大小:  

關鍵字:ADC  CMOS  LVDS  CML  數位輸出 

LVDS和CML

與CMOS相較,LVDS有幾項更吸引人的優勢,包括轉換器採樣速率更高而功耗更低、支援更高的數據速率、抗干擾度更高以及驅動距離更長等。使用CMOS等單端訊號時,印刷電路板上的雜訊明顯較多,這是因為CMOS輸出切換感應的大量瞬態電流引起接地反彈。這種雜訊更有可能耦合到ADC時脈和類比輸入中,導致SNR和SFDR性能下降。LVDS和CML採用差分訊號,雖然並未完全消除CMOS中的接地反彈,但至少大幅降低了這種效應。由於採用差分訊號,系統本身就能抑制共模雜訊,防止SNR和SFDR性能受損。LVDS和CML訊號是平衡的,因此串擾被降至最小。由於訊號的低壓和差分性質,電磁幹擾(EMI)同樣降低。

提高可用頻寬、改善動態範圍、降低系統雜訊的需求,導致轉換器設計採樣速率和解析度不斷提高,因而必須使用速度更快、效率更高的數據介面。為此推出的JESD204標準利用CML技術實現其實體介面。該標準最初要求高達3.125Gbps的輸出速率,這一數據速率超過了CMOS和LVDS的能力。最新版本JESD204B規定了輸出數據速率高達12.5Gbps的幾類轉換器,CMOS和LVDS介面完全遙不可及。然而,使用差分訊號雖然有這麼多優勢,但仍有幾點必須注意。

使用LVDS和CML等差分訊號

考慮任何採用差分訊號的更高速介面技術時,可以應用類似的原則。事實上,數據轉換速度越高,則越需要注意這些事項。對於Gbps範圍內的數據速率,製程和電路板幾何尺寸變得更小,由於傳輸距離短得多,串擾等不良效應可能會成為問題。隨著轉換器採樣速率和解析度不斷攀升,對更高速介面的需求是一個自然而然的結果。為此,業界首先導入了LVDS技術,隨後又推出實體介面使用CML的JESD204介面規格。

使用差分訊號時,第一件事是要確保系統正確端接。雖然接收器(FPGA或ASIC)可能有內部終端,但有時這並不足以適當地端接系統,不採取其它措施的話,接收端數據擷取可能會受影響。圖3和圖4顯示典型的LVDS和CML驅動器以及接收器所需的端接。可以使用一個差分端接電阻(RTDIFF),或者使用兩個單端端接電阻(RTSE)。最終的端接電阻應約等於100Ω。使用兩個50Ω單端端接電阻可進一步抑制共模雜訊,適合需要保證這一特性的應用。


圖3. LVDS輸出驅動器和端接。(輸入,輸出,接收器)


圖4. CML輸出驅動器和端接(輸入、輸出、接收器)

除了要求正確端接以外,還必須注意傳輸線路的實體佈局。關於差分走線的設計,有幾個常見的誤解。有人說共面差分傳輸線路(圖5a)優於寬邊差分傳輸線路(圖5b)。然而,在雜訊耦合抑制方面,這兩類差分傳輸線路均無優勢可言。對於相同距離的主動傳輸線路,兩種情況下的雜訊大致相當。共面差分傳輸線路的優勢在於設計簡便且易於製造。寬邊差分傳輸線路則更難以進行PCB佈線,而且精密對準兩層以保證重疊是一件很困難的事,對於電路板製造商來說比較麻煩。


圖5a. 寬邊傳輸線路;圖5b. 共面傳輸線路

另一個常見的誤解是差分傳輸線路必須緊密耦合才能實現最佳性能。實際上,當差分傳輸線路緊密耦合時,各走線的阻抗會高於所需的最佳值50Ω。此外,由於幾何尺寸更小,趨膚效應損耗和串擾會增加。在製造過程中,傳輸線路的阻抗也會變得更加難以控制。例如,假設緊密耦合的差分傳輸線路具有100 Ω差分阻抗和5.0密爾的走線寬度,則在容差為+/- 1.0密爾的製造製程中,阻抗偏差為+/- 10%。這一影響還要加倍,因為差分對有兩條傳輸線路,偏差量將相當可觀。不僅各傳輸線路的阻抗會有偏差,而且當線路分開以進入封裝或連接器時,還會出現阻抗不連續現象圖6顯示了當差分傳輸線路必須分開以進入封裝或連接器時,兩種情況下的阻抗不連續的相對幅度差異。


圖6. 緊密與鬆散耦合的傳輸線路--阻抗不連續


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