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新思實體驗證方案獲聯電28奈米製程採用

上網時間: 2013年03月15日     打印版  Bookmark and Share  字型大小:  

關鍵字:Synopsys  新思  聯電  IC Validator  實體驗證 

新思科技(Synopsys)日前宣布,晶圓代工大廠聯華電子(UMC,聯電)採用新思科技 IC Validator 實體驗證(physical verification)解決方案,於其28奈米製程節點之微影(lithography)熱點(hot-spot)檢核。IC Validator模型比對(pattern matching)可快速偵測出受限於製造技術的布局(layout),大幅加速最後的設計簽核(design signoff)步驟。

而針對In-Design實體驗證, IC Validator 可結合IC Compiler解決方案,如此能讓從事佈局繞線的工程師在設計後期避免突如其來的變動,並減少手動修正的情況,進而加速投片(tapeout)時程。透過自動修復微影的違例(lithography violations),IC Validator模型比對技術可延展In-Design的流程,進而實現設計周轉(turnaround)時間的最佳化。

要在28奈米製程達成微影印刷適性(printability)可能會對實體設計帶來極大的限制,包括繁雜的設計規則檢查(design rule checks ,DRC)以及運算密集的細部製程模型檢查(process model checking)等。IC Validator透過創新的模型比對技術簡化該作業,並藉由直覺式2D多型態樣式分析強化傳統DRC。模型比對能達成晶圓準度和極速效能(ultra-fast performance),可大幅加快微影熱點的偵測,並加速投片時程。

如果結合IC Compiler解決方案,IC Validator模型比對技術可擴大In-Design實體驗證的效益,減少後期不確定因子的發生率並降低手動修正的情況。有了模型比對技術,設計人員可直接在實作環境中透過按鈕進行微影熱點的篩檢。快速模型比對分析利用了整個In-Design架構,包括直覺式的錯誤回報、GDS合併、錯誤分類等。

在繞線過程中,一旦偵測到違例狀況(violations)便會自行啟動修復機制,如此可省下繁複且易出錯的手動修正步驟。具備模型比對的In-Design實體驗證,讓設計人員能夠提早實現並維持完備的設計,如此可提升最後布局的品質,並減少進度上的風險(schedule risk)。





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