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處理器/DSP  

新思鎖定28奈米處理器推出核心設計最佳化工具

上網時間: 2013年07月03日     打印版  Bookmark and Share  字型大小:  

關鍵字:DesignWare  HPC  Synopsys  處理器核心  最佳化 

為協助各式處理器核心的最佳化設計實作,晶片及電子系統設計EDA工具暨IP供應商新思科技(Synopsys),宣佈擴充其 DesignWare 雙重嵌入式記憶體(Duet Embedded Memory )以及邏輯庫IP (Logic Library IP)之產品組合,成為新的DesignWare HPC (高效能核心)設計套件(Design Kit) ,其內容還包含高速及高密度記憶體實體(memory instance)和標準元件庫(cell library),讓SoC設計人員可實現晶片內(on-chip ) CPU、GPU 及 DSP IP核心的最佳化,讓速度、面積及功耗達到最佳水準,或根據不同應用狀況讓三者達成最佳平衡。

新思科技的DesignWare IP產品組合包含經矽晶驗證(silicon-proven)的嵌入式記憶體編譯器(memory compiler)和標準元件庫,可支援各式晶圓廠並滿足180至28奈米製程的需求,目前市面上已有超過30億個晶片使用新思科技的技術。DesignWare嵌入式記憶體及元件庫雙重組合包含所有實體IP要件──包括標準元件、SRAM編譯器、暫存檔案(register file)、ROM、資料路徑庫(datapath library)及功耗最佳化工具(Power Optimization Kit,POK)──用以進行完整的SoC實作。

此外,新思科技尚提供其他選項:超電壓/低電壓(overdrive/low- voltage)之製程、電壓和溫度(process, voltage and temperature,PVT)邊界(corner)、多重頻道元件(multi-channel cell)以及記憶體自我測試(memory built-in self-test ,BIST)和修復(repair)等。DesignWare HPC設計套件新增效能、功耗、面積最佳化的標準元件和記憶體實體,以因應先進CPU、GPU 和DSP 核心對速度和密度的特殊要求。

新思科技邏輯庫產品行銷經理Ken Brock表示,目前28奈米是市場上各家廠商主流處理器晶片採用的製程,這也是該公司針對支援該節點推出HPC設計套件的主要原因;目前新思也正與各大晶圓代工業者合作,未來會以16奈米FinFET為下一階段支援的目標製程節點,此外20奈米與14奈米Tri-Gate製程也在評估中,將視客戶需求來考量是否提供支援。

HPC設計套件包含快速快取記憶體(cache memory)實體以及經效能校正之正反器(flip-flop),可提升DesignWare雙重套裝組合的速度達10%。為了減少動態功耗、漏電功耗以及晶格面積(die area),新的套件提供面積優化、多位元之正反器和超高密度雙埠SRAM,能縮小面積及功耗達25%,同時維持處理器的效能。新思也提供優化設計流程腳本(scripts)以及專業核心優化諮詢(包括FastOpt實作服務),協助設計團隊在最短時程內達成處理器及SoC設計目標。

目前新思HPC設計套件合作客戶包括MIPS、Imagination、芯原(VeriSilicon)以及CEVA等等;Brock指出,ARM目前雖非新思的直接合作客戶,兩家公司在處理器領域因為新思旗下ARC處理器IP而帶著一些競爭色彩、彼此關係有一點“複雜”,但HPC設計套件的問世,對於採用ARM核心處理器的系統效能其實是有正面助益的。針對主流28奈米製程的DesignWare HPC設計套件將於2013年7月上市。





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