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嵌入式技術  

為ASIC和SoC設計實現最佳化嵌入式記憶體

上網時間: 2013年07月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:ASIC  SoC  嵌入式記憶體  IP  記憶體IP 

在傳統的大規模ASIC和SoC設計中,晶片的實體空間大致可分為用於新的定製邏輯、用於可再使用邏輯(第三方IP或傳統的內部IP)以及用於嵌入式記憶體三部份。

當各家廠商為晶片產品的市場差異化(用於802.11n的無線DSP+RF、藍牙和其他新興無線標準)持續開發專有的自定義模組,第三方IP(USB核心、乙太網路核心以及CPU/微控制器核心)佔用的晶片空間幾乎一成未變,嵌入式記憶體所佔比例卻顯著上升(參見圖1)。


圖1:目前的ASIC和SoC設計中,嵌入式記憶體在可用晶片的總空間中所佔比例逐漸升高。

Semico Research 2013年發佈的資料顯示,大多數SoC和ASIC設計中,各式嵌入式記憶體佔用的晶片空間已超過50%。此外,許多大規模SoC嵌入式記憶體的使用目的和主要性能也各不相同,如圖2所示。


圖2:多核心SoC的各種嵌入式記憶體IP

由於可以根據設計目的,透過採用正確的SoC記憶體類型來最佳化設計,因此,對於設計者來說,利用各種記憶體IP具有非常重要的意義。設計者可透過恰當分配各種記憶體IP所占比例,實現速度、功耗、空間(密度)以及非揮發性等各種性能參數的最佳化。

嵌入式記憶體的主要設計標準

各種應用設計中,最佳記憶體IP的確定主要基於以下5個驅動因素,如圖3所示,包括功率、速度、可靠性/良率、密度,以及成本。


圖3:確定記憶體IP的主要因素

透過針對上述各種性能決定要素進行權衡,可得到最佳化解決方案。許多情況下,記憶體編譯器可根據輸入記憶體設計產生製程中的各種驅動因素,自動產生性能經最佳化的特定記憶體IP。同樣重要的是,記憶體IP的支援性架構應適用可靠的驗證方法,且產生的IP良率最高。最後,為了實現產量與品質最最佳化,記憶體編譯器還應直接產生GDSII,無需人工干預或調整。其他要素還包括良好的設計餘量控制、對自動化測試圖形向量產生和內建自測試(BIST)的支援。此外,最好具備通過BIST的單步執行進行矽片除錯的功能。

功率 強大的編譯器加上先進的電路設計,可大幅降低動態功耗(CV2f),並可透過利用多晶片組、先進的計時方法、偏置方法、電晶體Leff特徵控制以及多重供應電壓(VT)最佳化等技術大幅地降低泄漏功率。設計者可整合運用這些記憶體技術,透過電壓和頻率的調整以及多電源域的利用,得到最理想的結果。

速度 為了實現最佳化的記憶體性能,充分利用先進設計技術至關重要。設計者可利用記憶體編譯器對速度(例如存取時間或循環時間)、空間、動態功耗以及靜態功耗(泄漏功率)等因素進行權衡,得到所需要的最佳組合。在透過多種VT技術、多晶片組以及多種儲存單元等的合成選用,改進記憶體塊的同時,輔以節能設計技術,同樣可以獲得較高速度。

可靠性與良率 電晶體體積和能耗的大幅下降,雖然使噪音容限明顯減少,但也對極深次微米晶片的可靠性帶來了影響。因此,為提高良率,改善執行的可靠性,需採用ECC和冗餘技術。

由於現在SoC的位元數已十分龐大,因此,嵌入式記憶體便成為決定SoC良率的最重要因素。在提高記憶體良率方面,由於可減少量產時間,控制測試與修復成本,因此專有測試與修復資源具有重要作用。採用一次可程式儲存技術製造的記憶體IP,在晶片製造完成後,產生儲存資訊失效時,其內建自修復功能便可對記憶體陣列進行修復。理想情況下,為在生產測試過程中,快速進行修復編程,記憶體編譯器的修復功能必須與晶片測試工具緊密整合。

對於設計者來說極其重要的是,可根據需要選擇由晶圓代工企業製造位單元,或者進行自我設計。當需要進行客製設計時,與理解客製設計且可為各製程節點提供矽片數據的嵌入式記憶體供應商進行合作,具有極大的幫助作用。有了先進的設計技術,即使不需要額外的光罩和製程修正,亦可大幅地提高良率和可靠性。

密度 在記憶體IP的選擇上一個重要的考慮因素是,能否為各製程節點選擇不同的記憶體密度。先進的記憶體編譯器允許設計者在密度與速度之間進行權衡,比如,是選擇高密度(HD)位單元還是選擇高電流位單元。

設計者還可借助靈活的列多工等功能,通過控制記憶體占用形狀(可變寬度、可變高度,或正方形),最佳化SoC佈局規劃,進而大幅地減少記憶體對晶片整體大小的影響。部份記憶體編譯器還支援sub-words(位和位元組可寫)、功率網格產生等功能,可大幅地最佳化功率輸出。此外,靈活的埠分配(一個埠用於讀或寫,第二個埠用於讀和寫)亦可節省SRAM、CAM和暫存器文件的佔用空間。

兩種嵌入式記憶體IP架構的密度關係如圖4所示。與6電晶體(6T)位單元相較,位容量一定時,單電晶體(1T)位單元最多可減少50%的晶片空間。在設計中,對速度要求較低而密度要求較高時,1T式架構是較為理想的選擇。由於可採用批量CMOS製程,省卻了額外的光罩環節,因而有益於成本壓縮。在高速應用方面,設計者可採用6T甚至8T位單元來滿足其速度要求。


圖4:記憶體密度與不同嵌入式記憶體IP架構的關係

成本  對於SoC/ASIC來說,為了大幅壓縮成本,與次優IP(常是免費IP)相較,設計者更喜歡選擇‘節省空間’的IP參數。儘管有許多記憶體IP參數可供設計者免費選用,但在產品的整體收益性上,卻並不見得是最經濟的解決方案。在很多情況下,與‘免費’記憶體IP相較,透過改善的嵌入式記憶體IP密度與性能來壓縮製造成本,效果更為顯著。

在產品的整個生命週期中,記憶體體積最佳化對量產成本的影響如表1所示。在表1中,記憶體IP佔用的晶片空間以百分比表示。可透過晶片成本、量產效率以及產品壽命,計算高密度記憶體的成本壓縮效果。節省的IP空間根據圖4可看出,1T和6T記憶體的密度增量比值約為2:1。


表1:高密度IP與成本節約

(下一頁:嵌入式記憶體IP選用指南)


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