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Cadence推出IC電源完整性解決方案Voltus

上網時間: 2013年12月12日     打印版  Bookmark and Share  字型大小:  

關鍵字:IC電源  Voltus  完整性解決方案  Cadence  電源分析 

針對電子開發商所面臨的關鍵性電源難題,益華電腦(Cadence)推出 Voltus IC電源完整性解決方案,提供目前最高效能與最佳功能的電源分析作業,以符合新一代晶片設計的需求。 Voltus IC 電源完整性解決方案植基於獨創的新技術,並整合 Cadence IC、封裝、PCB及系統工具,使設計團隊在整個產品開發週期中更能掌握電源問題並達到更快的設計收斂。

繼5月份推出 Tempus 時序簽核解決方案之後,Voltus解決方案已成為Cadence在加速設計簽核與收斂目標上排名第二的指標性新產品。透過下列Voltus的各項主要功能,Cadence的客戶們能將關鍵性電源簽核收斂與分析階段所需的時間縮減至最低程度:

˙新款巨量分散式並行電源完整性分析引擎,比其競爭產品性能提升高達10倍;

˙階層式架構與平行執行能力的結合,不僅能涵蓋多重CPU核心與伺服器,更可支援高達10億個設計元件的設計分析;

˙SPICE-準確矩陣並行解決技術可提供最準確的電源簽核結果;

˙實體意識型電源完整性最佳化作業,例如:先軌分析(early rail analysis)、去耦合電容(de-coupling cap)、電源閘控開關(power gating switches)等,可改善實體應用品質並加速設計收斂。

Voltus IC電源完整性解決方案本身就是一套具有上述功能且可獨立運作的產品,若再搭配使用其他Cadence工具,則能提供更大的優勢:

˙搭配Tempus時序簽核解決方案,即成為業界第一套能提供更快速收斂時間與簽核的統一化電源簽核解決方案;

˙結合Encounter數位設計實現系統及Allegro Sigrity電源完整性,即成為一套涵蓋晶片、封裝及PCB的獨創全方位電源完整性解決方案;

˙與Virtuoso電源系統整合後,即可分析類比混合訊號SoC設計中的客製╱類比IP;

˙搭配使用Palladium的動態電源分析功能,即可透過實際電源模擬向量準確執行IC晶片完整性分析。

Voltus技術通過了台積公司16nm FinFET 製程的設計規則手冊第0.5版的認證(Design Rule Manual version 0.5)。為了滿足台積公司EDA工具驗證標準,Voltus解決方案可以協助客戶達到精準的靜態和動態IR壓降分析,滿足16nm FinFET製程的電遷移規則所要求的精確度需求。Cadence正與台積電合作完成設計規則手冊第1.0版的認證。





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