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新思CEO:28nm後電晶體成本降低速度將趨緩

上網時間: 2014年03月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:摩爾定律  電晶體  成本  晶片設計  晶圓 

摩爾定律(Moore's Law)將在未來的十年持續發展,但每單位電晶體成本下跌的速度將隨之減緩,無法再像過去一樣快速降低了。根據新思科技董事長兼執行長Aart de Geus表示,晶片設計越來越複雜,逐漸延緩向更大晶圓的過渡,但也為其他替代技術開啟了大門。

Aart de Geus的這番評論正好出現在當今業界日益關注半導體技術的未來發展之際。有些業界觀察家指出,28nm節點可能會是最後一次還能以新矽晶製程為客戶帶來完整的好處了──更低成本、功耗以及更高性能。

展望未來,「評判的標準將取決於每個電晶體成本降價的速度有多快──這同時也會是良率能多快提升的函數,」Aart de Geus指出,「隨著電晶體降價速度減緩,半導體的價格很可能就必須提高,」才能使晶片製造商得以回收投資。

不過,Aart de Geus也轉述英特爾資深院士Mark Bohr的看法,他說Mark Bohr表示看到一條可邁向7nm節點的發展道路,還「可能以某種方式降低每電晶體價格。」

業界分析師G. Dan Hutcheson則指出,目前對於未來節點的每電晶體成本資料掌握有限。不過,根據以往的發展經驗,他預計業界將能持續看到成本下降。

Hutcheson指出,由於缺少下一代微影工具,晶圓廠自20nm起就必須為一些晶片層進行兩次圖樣(pattern)過程。但微影技術僅佔晶片製造成本的四分之一。

面對未來可能更高的成本,「業界將竭盡所能的利用目前的28nm節點,」Aart de Geus表示,「由於利潤並沒那麼高,其他公司可能更指望在16/14nm節點,因此,只有一些廠商會轉移到20nm節點,」他補充說。

這可能會為其他替代技術開啟了另一扇門,如意法半導體(ST)以及其他業者提出的全耗盡型絕緣上覆矽(FD-SOI)技術。「但這也會帶動其他主導廠商大力支持 FD-SOI ,」他說。

考慮到成本不斷的增加以及晶片製造的複雜度,半導體公司已經將從300mm晶圓過渡到45nn晶圓的時程延遲到2020年了。Aart de Geus說:「更大的晶圓有時雖可帶來更低成本,但業界也相應地需要一款完整的工具,如今卻還無法到位。」

儘管如此,Aart de Geus對於未來發展仍抱持樂觀看法。隨著該公司推出重要的晶片設計軟體升級,他表示,「我們可支援多幾十億種電晶體晶片,而在未來十年也將看到持續的進展。」

有趣的是,在以Synopsys公司工具完成的設計中,只有約5%的設計採用目前先進的28nm製程技術。根據Aart de Geus的簡報資料,180nm節點是目前最普遍的製程技術,在採用該工具的設計中約佔30%,接著分別是65nm以及250nm節點。

「這的確是令人驚訝的數據分佈,讓我不得不再三確認圖表與數字是否確,」Aart de Geus說,「但可以確定的是我們看到了大量轉向28nm的趨勢,接下來也將逐漸增加過渡至16/14nm節點。」

編譯:Susan Hong

(參考原文:Transistor-Cost Declines Slowing, Synopsys Says,by Rick Merritt)





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