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功率技術/新能源  

SiC功率元件的組裝與散熱管理

上網時間: 2014年04月08日     打印版  Bookmark and Share  字型大小:  

關鍵字:功率元件  SiC  蕭特基二極體  MPS  IBS 

作者:Peter Friedrichs,英飛凌科技SiC部門資深協理

SiC功率元件主要應用於切換頻率較高以及尺寸較小的電力電子裝置中。然而,這樣的趨勢正為這類晶片的封裝帶來新的挑戰。典型的雜散參數如電感值,在電路中逐漸成為關鍵元件。另外,在電源模組中使用SiC晶片時,對於散熱設計也有不同的考量。再者,電源密度以及SiC高溫性能的利用等方面,已成為現代系統中更可靠地建置SiC功率半導體的重要因素。本文將深入探討如何使用SiC晶片在創新解決方案中實現這些邊界條件。

SiC電源技術主要採用蕭特基二極體的形式,目前已在市場上奠定基礎。採用電源模組技術的高功率解決方案近來已經可行。通常這類元件的目標是提供系統利益,例如提高切換頻率或降低損耗。如果達成上述目標,基於SiC的元件所需的高成本即可藉由降低被動元件或散熱的方式而獲得補償。

雖然分離式、單極性SiC單晶片已或多或少能夠達到更高的頻率(例如在PFC單元中>100kHz),但對於電源模組而言仍有挑戰性。在一定功率範圍內使用傳統模組的解決方案具有較高的雜散電感,因此如果切換頻率增加,di/dt造成的損失將會增加。在現有模組的晶片級中,SiC與矽晶之間的隨插即用可能降低SiC效能。因此必須提升高電流模組,才能在20kHz以上的頻率範圍中完全發揮SiC的優點。

雖然在使用SiC晶片的電源模組中寄生元件減少,與未來矽晶解決方案所採用的方式一致,但在散熱設計上仍可能有不同的最佳化標準,原因是採用SiC的電源模組晶片成本貢獻不同於採用矽晶的產品,因此,對於特定架構尺寸以及模組中放置的半導體面積而言,最佳解決方案可能是不同的。此外,舉例而言,1200V SiC電晶體的晶粒尺寸預期將縮小至目前矽基IGBT技術所需面積的十分之一或更小(假設上述兩個選項的總損耗相同)。如此將帶來功率與電流密度的大幅提升,而在有效的散熱以及晶片至終端的連接,則還需要更多努力。

先進SiC元件的電流與功率密度考量

SiC蕭特基二極體。自2001年首度發表以來已經進展好幾代了,每個世代產品都帶來功率密度的進一步提升。自2006年起,英飛凌開始將Merged-Pin-Schottky(MPS)結構用於600/650V二極體,主要是為了提供足夠的突波電流功能。市場上的其他元件皆設計為接面能障蕭特基二極體(JBS);從設計觀點來看,其配置是類似的,差異在於JBS的主要目的是在反向模式中隔離電場與蕭特基介面,以維持較低漏電流,而MPS的主要目的則是提供突波電流。在這些二極體中,只有部分的有效區用於電流;其餘部分是被動的,在MPS的操作僅有很短的時間(脈衝模式)。因此電流密度再次呈現局部提升,如圖1所示以MPS二極體的基本原理為範例。

圖1:英飛凌近幾代650V MPS二極體(G3與G5產品)的電流密度
圖1:英飛凌近幾代650V MPS二極體(G3與G5產品)的電流密度

目前數據顯示已接近矽晶功率元件的最高電流密度,已知這是低電壓電晶體的數據(例如在1300A/cm2時約25V)。考量在作業溫度下的壓降(可能會是>2V),如果能在接面與外殼之間有效散熱,顯然>2kW/cm2功率密度的晶片所產生的熱將獲得有效散熱。

現代元件設計的另一個方向是降低晶片厚度。在SiC元件的垂直面,有效層僅有幾微米(um)厚,因此其下方的其他材料僅增加晶片的(差動)導通電阻與熱阻。因此,將晶片的厚度盡可能降至最小是合理的,這通常由製造時的處理能力加以定義。英飛凌在第5代二極體(G5)推出薄型(110um)晶圓裝置,提供更進一步的功率密度,如圖2所示。

圖2:由於晶粒厚度較薄,有效的R<sub>th</sub>降低,晶片厚度在SiC二極體(銅導線架上5.1mm<sup>2</sup>面積與170W電流應力)最大溫度時的效應減少。
圖2:由於晶粒厚度較薄,有效的Rth降低,晶片厚度在SiC二極體(銅導線架上5.1mm2面積與170W電流應力)最大溫度時的效應減少。

但是這項好處也有缺點,那就是在脈衝電流應力中很重要的熱電容也會因為半導體體積縮小而降低。

因此,必須開發技術以補償這些缺點,否則只能降低額定脈衝。一個方法是晶片至導線支架間提供一個良好的散熱連結,例如透過英飛凌的無焊組裝技術,即可利用底層的銅來支援脈衝作業。

SiC電晶體。目前的焦點在於實現單極性高電壓(600V…1700V)電晶體,提供無閾值的線性I-V特性、整合本體二極體以及相較於Si-IGBT技術而言較微不足道的動態損耗。600V元件預期可達到Ronx A值大約為1mΩcm2。上述低電壓矽晶技術的效能指標顯示這樣的值仍較當今最佳的25V元件高出20倍。因此,矽晶技術的經驗似乎足以處理SiC電晶體的高電流密度。

儘管如此,有一種作業模式必須注意。對於SiC電晶體在工業應用中成功的作業內部本體二極體做為續流二極體而言是必要的。有關此種作業模式的效率仍有疑慮,因為順向壓降過高;但是,它可在短暫的死區時間之後導通,然後反向模式中的I-V特性與正向模式相同或甚至更佳。

圖3:SiC電晶體在第3象限──通道模式可能因為續流作業中開啟通道而降低損耗;然而,在臨界模式中,二極體模式的I-V可能定義電流處理能力
圖3:SiC電晶體在第3象限──通道模式可能因為續流作業中開啟通道而降低損耗;然而,在臨界模式中,二極體模式的I-V可能定義電流處理能力

無論如何,還有可能發生重大的情況,例如當系統要求二極體模式時,驅動電路故障。為了因應這種模式,可能必須強制定義實際的額定電流,並非來自較吸引人的無閾值正向I-V,而是取自反向模式的電源處理功能。因此,最低的VF是必要的,或者開發第3象限模式中的二極體功能。

高頻最佳化

內建SiC晶片的實際電源電路包含電感與電容為主要寄生元件,這些元件將造成與完美切換產生嚴重的偏差。寄生電感的基本效應包括:

•在電晶體導通過程中電流上升造成電壓降低

•在電晶體關閉過程中電流下降造成電壓突波

•寄生電容與電感共同形成諧振電路,在每次切換後顯示衰減振盪

當考量結合IGBT與SiC續流二極體時,寄生效應將更加明顯,因為二極體的效能也會加速電晶體,因此在不當的情況下,若未採取特別的預防措施,將可觀察到如圖4(左側)所示的振盪。

圖4:以400A切換(關閉)與700VDC偏壓的標準模組(左);綠線表示電壓;藍色(左)或黃色(右)為電流;橘色為閘極訊號。圖右為測試新模組,DC壓差為900V
圖4:以400A切換(關閉)與700VDC偏壓的標準模組(左);綠線表示電壓;藍色(左)或黃色(右)為電流;橘色為閘極訊號。圖右為測試新模組,DC壓差為900V

因此,具有最低寄生電感的最佳化電路設計是實現最低損耗目標的功率半導體最佳化必要條件。

為了符合這些需求,英飛凌開發了電源模組的設計規則。它是眾所周知的帶狀類型的電路設計,依據帶狀的寬度與距離而定可帶來較低的寄生電感值。圖4右側的改良模組,配置的功率半導體切換效能,已納入這些考量。在標準模組中,可觀察到嚴重的過電壓峰值與振盪,而透過此新解決方案可幾乎完全排除這一挑戰。值得注意的是,這並非為了達成性能提升而變更晶片技術,只是更謹慎設計封裝。此外還必須考慮到,以中期規模而言,並聯大量的晶粒將是SiC達到更高功率級的理想方法。

為了避免不適當的環境造成高效能SiC晶片效能衰減,英飛凌將僅將SiC半導體使用在模組平台上。

散熱考量

半導體模組最終的電源處理能力是由模組內的晶片區域以及以Rth表現的散熱效能來決定。對於矽晶片而言,晶片區域通常盡可能會放置在電源模組中給定的面積,因為通常晶片的面積成本與模組面積成本的差異不大,主要的差異在於較大的額定功率。

以SiC而言則有不同的考量。這些晶片比矽晶片昂貴許多,因此選擇不同的晶片與模組的面積比例,以對於給定的面積獲得最佳的價格/功率比。這麼做的理由是,透過適當的設計,每晶片的有效Rth最多可降低4倍,散熱效果如圖5(無基板模組)所示。

圖5:無基板模組配置中的有效熱阻。設定顯示於右圖。假設陶瓷基板厚0.32mm,兩側有0.6mm的銅元件
圖5:無基板模組配置中的有效熱阻。設定顯示於右圖。假設陶瓷基板厚0.32mm,兩側有0.6mm的銅元件

另外,目前的趨勢正朝向更高的最大晶片溫度發展,以便提高給定晶片面積上可移除的熱,以及其電流處理能力。必須提及的是,這麼做將增加絕對損耗,依據損耗增加的比率增加電源處理能力,將違反效能目標。相較於IGBT,上述損耗的增加對於單極性SiC裝置而言可能很大,因為現在電阻組件的溫度位置在Ron方面有大幅的增加,大致為冪律,格式為on~Tx,其中的x值介於2與2.5之間,如最近提出的高電壓SiCMOSFET。

圖6:從指定的R<sub>th</sub>與TC系統中擷取的電流,該元件取決於其導通電阻與溫度之間的R~T<sup>2</sup>關係
圖6:從指定的Rth與TC系統中擷取的電流,該元件取決於其導通電阻與溫度之間的R~T2關係。

將此納入考量即可發現,對於一單極性元件,連續增加Tj可能導致電流處理能力降低,因為消耗的功率多於Tj增加而消耗的功率。圖6顯示典型資料集的結果,以x=2作為隨溫度增加電阻的指數。

除了上述考量之外,目前已知電源系統的可靠度(主要來自功率循環能力)會隨溫度變化從關閉狀態到最大溫度之間的增加而降低。因此,為了同時追求效率與可靠性,比較聰明的方法是提供良好的散熱,以及在熱堆疊中持續降低溫差。





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