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新思新一代IC Compiler II提升10倍設計效能

上網時間: 2014年05月23日     打印版  Bookmark and Share  字型大小:  

關鍵字:IC Compiler II  佈局與繞線  多執行緒  實體設計  RTL 

新思科技(Synopsys)推出 IC Compiler II 新一代佈局與繞線(place-and-route)解決方案,以全新的多執行緒架構為基礎,並具備超高容量設計規劃、獨特的時脈建造技術和先進的整體分析收斂技術,可協助客戶在進行晶片實體設計時,提升達10倍整體設計效能的生產力。

同時,IC Compiler II也已成功協助多家晶片領導大廠完成投片(tapeout)。

新思科技執行副總裁暨設計事業群總經理Antun Domic表示:「從 RTL 合成(synthesis)、靜態時序到實體合成等不同的設計階段,新思科技的技術創新促進了整體電子設計技術的演進。而這項IC Compiler II解決方案則是專為提升實體設計)的速度所開發,它採用全新的演算法,並提供數據傳輸前所未見的效率,大幅提升實體設計效能。」

在既有及正開發的先進技術節點,新思科技的IC Compiler持續研發出新的佈局繞線系統,來提升設計人員的生產力,包括:開發可支援平行開發的資源及可提升基礎核心演算的先進技術,以及與廣泛的客戶合作以取得回饋,並藉由實際的設計來不斷改善技術。而這項計劃的具體成果,就是IC Compiler II佈局與繞線解決方案。新思科技表示未來仍將持續強化和支援IC Compiler,為其客戶提供所需服務,同時也會視客戶的選擇而提供IC Compiler II解決方案。

IC Compiler II是以新的多執行緒架構為中心之全功能佈局繞線系統,能因應超過5億個instances的晶片設計,該解決方案還參照了產業標準的輸入(input)和輸出格式以及常見介面和製程技術檔案,同時引進創新的設計儲存功能。此外,從初始的研發開始,IC Compiler II的開發便著重於全晶片層級,並採用創新的設計規劃能力,來達到10倍速的效能提升,同時將記憶體的耗用減少達5倍。因此,這項解決方案能協助設計人員快速評估眾多晶片設計平面規劃的選項,以便在適當的時機著手進行晶片實作。

IC Compiler II解決方案也具備區塊層級(block-level)的各種功能,並且與上述晶片層級功能互補,其背後的支援技術包括新的整體分析最佳化引擎、全新的時脈產生器以及獨特的繞線後(post-route)最佳化演算能力,結合這幾項技術可提升面積、時序和功耗的品質(QoR)。

此外,IC Compiler II也納入IC Compiler中的技術如conjugate-gradient佈局器和ZRoute繞線器等。和現有解決方案相較,IC Compiler II平均可達到5倍速的執行時間,並減少2倍記憶體空間。執行速度的增加輔以更好的平面規劃,再加上可實現的QoR以及輕量的作業環境,IC Compiler II能減少設計iteration的發生,進一步提升設計生產力。





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