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處理器/DSP  

巔覆傳統架構 MIT打造36核心處理器

上網時間: 2014年07月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:晶片上網路  NoC  快取一致性  多核心架構  處理器 

美國麻省理工學院(MIT)的研究人員們最近利用「晶片上網路」 (NoC)技術,期望打造出一款具有快取一致性且能夠擴展至任何核心數的多核心架構。截至目前為止,研究人員們已經開發出一款36核心的處理器晶片原型了。

MIT開發的36核心原型採用類似「舖磚」(tile)的實體佈局,每一個tile中包含一顆核心以及一個路由器,用於將固定大小的訊息封包傳送到相鄰核心,最後傳送到目標核心。為了維持快取一致性,MIT研究人員透過主網路採用 Snoopy 協議的二級「影子」網格方式,從而實現更具擴展性的架構,此外,速度也比傳統分佈式目錄快取一致性更快24%,比AMD的HyperTransport匯流排更快12%。

MIT的36核心處理器架構原型。
MIT連結32顆核心(tile)以及2個NoC,透過協議保持核心之間的快取一致性。
(來源:MIT)

MIT電子工程與電腦科學系教授Li-Shiuan Peh 表示:「影子網路是一種無需緩衝、免競爭的2D網格網路,能夠保持 Snoopy 協議的一致性。它可確保所有的節點都知道將會到達主網路的數據請求來源。所有的節點都將始終如一地執行優先排序──這對於 Snoopy 協議的一致性至關重要。」

由於略過L2快取,發出的請求被傳送至主要網路上。接著在影子網路上發出一項通知給所有的核心告知來源核心的請求即將到達。由於採用單一位元傳送,來自其他核心所發出的通知可合併傳送,從而加速在影子網路上的傳送速度。

目前針對多核心晶片的開發可採用多種不同的互連拓撲。一般來說,在8顆核心以下的晶片可直接使用匯流排輪流連接各核心。另一方面,MIT的36顆心處理器架構採用晶片上網格網路的方式,讓人聯想到英特爾(Intel)在2007年發表的Teraflop Research Chip(代號Polaris),它採用的就是相鄰晶片之間的直接互連方式,傳送至遠端核心的資料同樣經由核心之間逐次傳送的方式,直到到達目的為止。然而,英特爾的50核心 Xeon Phi 則改以多個高速路徑的方式分別傳送資料與位址,取代了網格網路的傳送方式。

另一方面,MIT建議使用雙網格網路¬¬──一個用於傳送資料,另一個則用於 Snoop 協議,以 確保由一顆核心發出的數據請求是最新的。每顆核心都有其快取來保持經常使用中的資料,只需偶而傳送回主記憶體以取得更新。 Snoop 協議採用二級影子網格以確保請求的資料來自於最近更新來源,以及指定優先層級,讓每顆核心都能以正確的順序接收到所需的資料,從而執行平行運算。

在原型晶片通過功能驗證後,包括Li-Shiuan Peh與Bhavya Daya等研究人員們還將以 Linux 平行版本展開SCORPIO協議測試。一旦經驗證可行,Li-Shiuan Peh 計劃發佈以 Verilog 硬體述語言(HDL)編寫的晶片微架構。

編譯:Susan Hong

(參考原文:MIT Puts 36-Core Internet on a Chip,by R. Colin Johnson)





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