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三星贊助美學者開發III-V族FinFET

上網時間: 2014年09月03日     打印版  Bookmark and Share  字型大小:  

關鍵字:7nm  III-V  砷化銦鎵  InGaAs  FinFET 

三星宣佈贊助美國賓州州立大學(Pennsylvania State University)的研究人員,致力於開發出可望用於 7nm 製程節點的 III-V砷化銦鎵(InGaAs)鰭式場效電晶體(FinFET)。

矽晶 FinFET (可3D堆疊的鰭式電晶體)已經成為在先進製程時實現低漏電流和高性能的標準了,但 III-V 族化合物(如InGaAs)比矽晶更快,使得賓州州立大學的研究人員們開始結合出一種兩全其美的辦法。在賓州州立大學材料研究所(MRI)的奈米製造實驗室中,研究人員們製造的 InGaAs FinFET 電晶體是利用一種在磷化銦(InP)基板上生長的新式5閘結構。

「這些 FinFET 至今已經可在 InP 基板上製造了,」目前正與賓州州立大學教授Suman Datta共同進行研究的電子工程學博士候選人Arun Thathachary表示,「三星將取得這項計劃產生的 IP 。」另一名研究人員Nidhi Agrawal也參與了這項計劃。

多年來,其它半導體公司也積極投資在矽基底上製造 III-V 族電晶體的研究,包括英特爾(Intel)、Sematech以及最近的IMEC等。

大家之所以想整合 III-V 族電晶體通道與矽基底的原因在於成本。不僅僅是因為磷化銦晶片太昂貴,同時也由於整個半導體產業都是以晶片製造為基礎而打造的。因此,即使賓州州立大學利用磷化銦晶片來證明 III-V 族 FinFET 能夠在先進製程節點(5nm)時保有其高遷移率以及低電壓(0.5V),三星最終仍必須解決在12吋(300mm)矽晶基板上整合 III-V 族材料與 CMOS 的問題。

以5個40nm寬奈米線陣列實現多閘砷化銦鎵FET
以5個40nm寬奈米線陣列實現多閘砷化銦鎵FET的掃描電子顯微鏡圖
(來源:Penn State)

Thathachary 表示:「這整個研究計劃是由三星所贊助,唯一的目的在於研究以 III-V 材料實現低功耗 CMOS 製造。但以整合300mm晶圓而言,在工程緩衝層方面存在明顯增加的挑戰。雖然這方面在過去幾年已累積了許多研究結果,但仍然缺乏為300mm實現的高量率製造解決方案。此外, III-V 材料僅提供優異的電子遷移率,這表示僅適用n通道。而對於p通道元件而言,還需共同整合鍺通道與 III-V 材料,才能製造300mm CMOS。這也是Imec 與Sematech等幾家公司與聯盟共同努力的計劃。」

截至目前為止,賓州州立大學已在附近的IQE公司廠房設施,利用分子束外延方式,在3吋 InP 基板上沈積 InGaAs 電晶體通道。在通道上方以「多鰭霍爾長條形結構」(MHBS)沈積5個 3D 閘極鰭片──研究人員宣稱這是首次可在多鰭 3D 元件中實現霍爾遷移率的測量結構。研究人員們發現,在某些特定條件下, III-V 族材料具有比矽晶更高2-3倍遷移率的優勢。

Thathachary指出,「砷化銦鎵正位於一個未摻雜 InAlAs [砷化銦鋁]緩衝層的通道。然而,為了實現低接觸電阻的源極/汲極區域,該結構在最終層同樣嚴重摻雜了 InGaAs。」

利用IsP基板能解決大多數的晶格失配問題──這個問題一直妨礙在矽基板上生長III-V 族化合物所做的努力。但是,研究人員目前僅著重於探索 III-V FinFET 在先進節點(如5nm)時,是否能帶來比矽晶更好的效能。因此,研究人員們正以不同的配方進行試驗。

「由於這些元件是在 InP / InAlAs 層生長的,在銦佔53%的 InGaAs 化合物結構時,就能與該通道的晶格匹配,」 Thathachary說:「因此,我們製造出應變70%銦通道的 FinFET ,可使該通道做得更薄,以避免通道鬆弛。」

Thathachary和Datta大約花了一年的時間為目前的 3D FinFET 實現製程最佳化,這項成果已經讓三星願意再贊助一年,讓該實驗室能夠證明可製造出 7nm 鰭式電晶體,以及保有明顯較矽晶更好的性能。研究人員們已經找到幾種提高遷移率的了,例如利用量子限制迫使電子在通道內移動,而非沿著表面行進而使得遷移率因表面粗糙而退化。

如果研究人員們能夠證明 III-V 元件在7nm仍能超越矽晶,三星未來可能會在內部展開研究,在矽基底上整合 III-V族 FinFET n通道與鍺 P通道,以實現大規模量產,這一時間點或許就在5nm節點之際。

編譯:Susan Hong

(參考原文:Samsung Funds III-V FinFETs in US Lab,by R. Colin Johnson)





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