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低不確定性時脈樹設計方法、演算法和工具

上網時間: 2014年11月03日     打印版  Bookmark and Share  字型大小:  

關鍵字:時脈樹  LUCT  ASIC  系統晶片  意法半導體 

時脈樹設計及其設計方式是造成系統晶片性能差異的主要原因。從歷史角度看, ASIC 時脈樹設計人員利用商用自動化工具設計時脈樹,以確保執行時間等性能取得預期結果,但是這種方法的時脈偏差和插入延時等性能卻不盡人意;另外,高複雜性、頻率和尺寸設計使得傳統方法完全沒有可行性。

低不確定性時脈樹(Low Uncertainty Clock Tree,LUCT)設計及演算法,與在系統晶片上實現的第一層時脈樹的物理定義有關,能夠讓設計人員克服,傳統設計方法的所有低效率問題。從頂層的根時脈網路(通常是PLL輸出)到中層時脈網路,LUCT是一個高品質的負載均衡的時脈樹,其目標是將時脈訊號從中央鎖相迴路(PLL)送到晶片的大部分區域,詳見參考文獻[1];該文獻詳細介紹了LUCT方法和架構,概括了從規格定義到單元佈局和時脈合成的全部相關設計流程。

按照參考文獻[2]的定義,這種時脈分配方法屬於結構化時脈樹。文獻[2]還概括了現有的不同的時脈設計方式。從時脈源到暫存器,整個時脈樹由第一層時脈樹和第二層(或本地)時脈樹組成;商用EDA工具需要實現本地時脈樹。LuctGenKit是意法半導體數位ASIC產品部的設計方法小組研發的時脈設計工具,可完成LUCT架構的實作過程。

請下載完整版PDF文件:低不確定性時脈樹設計方法、演算法和工具

作者:A.Ferrara、A.Ferrari、P. De Laurentiis / 意法半導體( STMicroelectronics)





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