Global Sources
電子工程專輯
 
電子工程專輯 > EDA/IP
 
 
EDA/IP  

Cadence與海思在FinFET設計領域擴大合作

上網時間: 2014年12月19日     打印版  Bookmark and Share  字型大小:  

關鍵字:Cadence  海思  16奈米  設計流程  合作 

益華電腦(Cadence Design Systems)宣布,已與通訊網路與數位媒體晶片組供應商海思半導體(HiSilicon Technologies)已經簽署合作協議,將於16奈米 FinFET 設計領域大幅擴增採用Cadence 數位與客製/類比流程,並於10奈米和7奈米製程的設計流程上密切合作。

海思半導體也廣泛使用Cadence數位和客製/類比驗證解決方案,並且已經取得Cadence DDR IP與Cadence 3D-IC 解決方案授權,將於矽中介層基底(silicon interposer substrate)上的單一封裝中部署眾多不同的晶粒。在此合作之前,海思半導體於業界第一個量產的16奈米FinFET系統晶片(SoC)的設計,即採用Cadence的工具與IP。這個SoC具備32核心處理器與64位元架構,是以高達2.6 GHz速度執行的網路處理晶片,在設計過程中使用Cadence數位、客製、3D-IC、驗證和模擬工具與DDR4 IP。

在數位流程方面,這份協議包含Cadence Encounter 數位設計實現系統、Tempus 時序Signoff解決方案、Voltus IC電源完整性解決方案以及Quantus QRC萃取解決方案。在客製/類比設計方面,海思半導體設計人員運用Cadence Virtuoso 客製設計平台、Spectre 模擬平台、實體驗證系統、Litho Physical Analyzer與CMP Predictor。這份協議也包含增加先進製程驗證所需的IncisiveR Enterprise Simulator授權。

在3D-IC設計方面,海思半導體運用Cadence 3D-IC解決方案,包括Encounter數位設計實現系統與運用於IC/封裝協同設計的Allegro 工具,還有運用於功耗、散熱與訊號完整性驗證的Voltus與Sigrity 解決方案。





投票數:   加入我的最愛
我來評論 - Cadence與海思在FinFET設計領域擴大合...
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首