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聯電與Cadence合作提供28nm設計參考流程

上網時間: 2015年01月27日     打印版  Bookmark and Share  字型大小:  

關鍵字:28n  Cortex-A7  MPCore  CCOpt  GigaOpt 

益華電腦(Cadence Design Systems, Inc.)宣佈,聯華電子(United Microelectronics Corporation,UMC)運用Cadence設計實現與signoff工具,生產立即可供晶片使用的28nm以ARM Cortex-A7 MPCore 為基礎的系統晶片(SoC),瞄準入門級智慧型手機、平板電腦、高階穿戴式裝置和其他先進行動裝置等目標。

聯電運用Cadence解決方案,比前一代解決方案的試產前置時間縮短了33%,更達成了1.7GHz的效能。此外,聯電也達成了低於200mW的動態功耗,這代表比前一代流程降低了20%。

運用多重執行緒的 Encounter 數位設計實現系統,這個系統融合 GigaOpt 佈線導向(route-driven)最佳化搭配 CCOpt 同步時脈資料路徑最佳化,獲致更快速的周轉時間,而且大幅改善效能、晶粒面積與動態功耗。此外,Cadence Tempus 時序Signoff解決方案、 Voltus IC電源完整性解決方案和 Quantus QRC 萃取解決方案、實體驗證系統、 Litho Physical Analyzer 與 CMP Predictor 的順暢整合,讓聯電能夠在流程中更早期進行signoff檢查,以確保設計功能可如預期正常執行。

聯電矽智財開發與設計支援資深處長林世欽表示:「運用Cadence提供的大量平行運算架構,我們得以大幅節省在 signoff 分析、設計實現與收斂所花費的時間,讓我們能夠迅速地為市場提供高品質參考設計,超越我們的功耗、效能與面積的預期目標。我們行動客戶的裝置需求非常特殊,而且全新晶片通過測試,確保穩定的 28nm 晶片使用參考設計。」





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