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為嵌入式設計確定最佳時脈抖動

上網時間: 2015年04月09日     打印版  Bookmark and Share  字型大小:  

關鍵字:嵌入式設計  時脈抖動  相位雜訊  PLL  EMI 

作者:Dean Smith,IDT公司資深現場應用工程師

時脈抖動有幾種不同的類型和測量方法,以及相應的規格指標,但大多數硬體設計人員沒有時間去研究這些細節,因為對於電路板設計人員而言,時脈抖動規格指標的些微差別似乎是微不足道的瑣碎之事。

設計人員往往把更多精力集中在當前較重大的設計任務,以優先級排序針對FPGA邏輯、複合式微處理器、資料層交換結構、控制層交換架構、RF訊號鏈路、電源、互連互通問題、設計模擬與建模等設計任務。

因此,設計人員必須經常來自各個晶片廠商的參考時脈抖動規格指標與他們預期使用的這些元件相關,而且這些規格指標已經被完全正確地確定過。

但如果沒有一些基本準則可循,設計人員可能會指定過高的時脈抖動要求,導致採用更昂貴的時脈元件並增加不必要的物料成本(BOM)。或者更糟的情況是針對特定應用降低時脈抖動要求,導致相應的錯誤發生,可能就會超出特定應用可接受的誤差率水準。這種情況只能在產品開發週期的後期針對最初原型板進行性能指標測試時才會發現,因此很可能影響最終產品的發佈時間。

基本檢查點

設計人員要考慮的第一個也是最根本的檢查點是確定與特定應用最具相關性的時脈抖動類型。表1整理根據應用類型的一些抖動分類,以及相應的規格指標限制。

表1:與應用相關的抖動。
表1:與應用相關的抖動。

週期性抖動是最直觀且易於理解的抖動類型,它直接指示與週期性理想值(或平均值)的偏差,是同步介面和邏輯設計的相關抖動類型,應用案例包括與同步記憶體端接的微處理器介面,或FPGA內部的同步狀態機設計。

隨著時脈週期縮短或擴大,可能對同步設計的建立時間或持續時間產生巨大影響,這也是為什麼週期性抖動與這些類型的應用相關的原因。

高頻抖動,尤其是相鄰週期(C2C)抖動,是與擴頻時脈相關的抖動類型。擴頻時脈主動誘發低頻抖動來減輕電磁干擾(EMI),這些都是傳統上消費電子產品所顧慮的。但是,由於擴頻是低頻率抖動,不會影響相鄰週期性抖動測量。因此,相鄰週期性抖動規格指標適用於量化擴頻時脈的抖動性能。

頻域抖動分析

重要的是必須注意頻域抖動及其於高速串列通訊的適用性。具體來說,針對高速串列/解串器(SerDes)設計參考時脈抖動要求應該詳盡。頻域抖動是最不容易被理解的抖動類型,因此也最易於導致一些電路板設計缺陷出現。

圖1顯示一個透過頻譜分析儀產生的相位雜訊(PN)曲線,頻譜分析儀可擷取時脈訊號的頻譜內容,因此有助於瞭解時脈抖動的頻率特性。這對於說明相位擾動的隨機性也很有幫助,相位擾動的隨機性意味著隨機頻率擾動,反過來說也意味著隨機週期擾動。

圖1:相位雜訊(PN)曲線用於表示頻域中的時脈抖動。
圖1:相位雜訊(PN)曲線用於表示頻域中的時脈抖動。

因此,PN曲線代表的是隨機時脈週期性抖動,但僅限於頻域。從數學上看,它是時脈訊號的雜訊(即抖動)相對於特定基頻頻率偏差下時脈基頻F0的強度。

在特定頻率偏差下的抖動強度顯示該抖動值多長時間發生一次,因此一個PN曲線顯示一個特定的隨機頻率偏差多長時間發生一次。抖動強度與載波的比值以dBc/Hz表示,dBc/Hz值越低越好,意味著更小的抖動強度。

均方根(RMS)相位抖動是由PN曲線外推得到的抖動量化值,它不能與時域抖動規格指標的RMS週期性抖動混淆。轉換的RMS相位抖動值在很大程度上是一個積分函數,其值取決於根據該PN曲線的區域面積。

但是這個面積需要由一個積分區間來界定,或者被通常稱為‘遮罩’(Mask),它與特定應用的傳遞函數相關聯,其目的在於限制或阻止在一個頻率範圍內的抖動量化值,該應用的傳遞函數不必再進行過濾。這意味著任何RMS相位抖動要求必須由所需的積分範圍限制。

一個PN曲線以及相應的RMS相位抖動量化值,是與SerDes應用相關的時脈抖動類型。同步數位體系(SDH)、同步光纖網路(SONET)、乙太網路、PCI Express(PCIe)、串列RapidIO(SRIO)和SMPTE(美國電影電視工程師協會)等工業串列標準都利用這種時脈抖動類型用於界定必要的參考時脈抖動。

圖2是一個具有代表性的SerDes通訊通道。鎖相環(PLL)是輸入時脈抖動固有的低通濾波器,可使發射器(Tx)的SerDes時脈倍增單元(CMU)PLL作為參考時脈抖動的低通濾波器。

圖2:高速串列通訊通道。
圖2:高速串列通訊通道。

該時脈的高頻抖動不會被轉移到PLL的輸出,因而不至於對SerDes的輸出抖動產生任何影響。這個Tx CMU鎖相環的低通濾波器特徵確定了所需積分頻段的上限轉角頻率。

以類似的方式,用於接收器SerDes參考時脈由內部接收器SerDes CMU鎖相環倍乘。該時脈接著用於基於相位內插器的時脈和資料恢復(CDR)電路,可作為參考時脈抖動的高通濾波器。

因此,這個時脈的低頻抖動不會傳遞到用於CDR的相位對準器輸出。接收器相位內插器的高通濾波器特徵確定了所需積分頻段的下限轉角頻率。

這些效應都會界定具體串列標準的SerDes傳遞函數,以及那些確定需要的頻段或Mask,例如用於10G乙太網路的1.875MHz到20MHz的頻段。

晶片商的規格指標不一致

除了許多不同的抖動類型和細微差別,晶片製造商如何為其元件確定所需的時脈抖動也有很多的不確定性。SerDes晶片商可為元件確定所需的參考時脈抖動,但實體層、FPGA和處理器等元件規格指標則不一定與業界序列介面標準的方法學和測量等細節一致。

例如,大部份的網路通訊標準(如GB乙太網路、10GB乙太網路等)指定峰值對峰值(P2P)總抖動作為一個單位間隔(UI)的百分比,其中一個UI在特定串列標準中相當於時間域1位元的間隔。但是P2P總抖動UI實際上是一個SerDes眼圖關閉的規格指標,以符合可接受的位元誤碼率(BER),根據產業串列標準通常是10-12。

這些標準並未定義出總抖動UI預算有多少被分配給互連、光學、SerDes或驅動SerDes的參考時脈。其結果是,電路板設計人員只能聽命於晶片供應商以及在其資料表中規定的參考時脈抖動。這些規格指標通常都過於保守,把大多數抖動預算保留給整合的SerDes,只留下少許給需要驅動SerDes的參考時脈。

使問題更加複雜的是,來自時脈晶片商的抖動規格指標可能是模糊的,也不一定完整。一些供應商對於時脈產品的描述(specmanship)建立在不適當規格指標和測量結果基礎上,通常不適合於目標應用,使特定的規格指標產生不一致並缺少關鍵的限定。

常見的抖動陷阱

對於電路板設計人員來說,有許多容易導致錯誤的常見陷阱:

  .P2P隨機抖動規格指標未針對目標應用BER加以限制

  .把針對通訊應用而設計的時脈抖動規格指標和方法學用在PCIe埠

  .PN曲線產生時切斷雜散波以便滿足總相位抖動要求(透過使用隨機RMS相位抖動測量忽略確定性抖動)

  .抖動的測量/確定僅針對元件,而不是針對特定應用(例如在整數模式下內建 MultiSynth分頻器)的案例配置

  .添加RMS相位抖動測量作為輸入和輸出抖動之間的簡單差值,而非輸入和輸出抖動平方差的平方根值

例如,圖3顯示隨機週期性抖動的高斯分佈裙邊會無限延伸下去,這是因為隨機抖動沒有邊界,因此,實際測量P2P週期性抖動絕對最大值並不實際。然而,在高斯分佈上超過一個點的抖動可以定義出一個概率。BER依特定應用而定,並且通常用於此目的。

圖3:隨機週期性抖動的高斯分佈裙邊無限延伸。
圖3:隨機週期性抖動的高斯分佈裙邊無限延伸。

未經晶片供應商認可的BER,P2P週期性抖動規格指標則毫無意義。然而,這個限制往往難以從元件的資料表中看到。對於特定的應用,如果已知道可接受的BER,該特定應用的RMS週期性抖動之後可以計算出來。所以,重要的是設計者必須知道其應用所需的正確BER。此外,請注意這種方法並非針對週期性抖動,因為它適用於計算各種類型的RMS抖動。

一個RMS相位抖動的計算如下所示:

考慮到10GE PHY需要的隨機相位抖動UI=0.18 UI

... 因為位元速率是10.3125Gbps,1 UI=96.9pS

...假定特定應用可接受的BER是10-12

那麼,所需的相應RMS相位抖動的計算公式為:

[(0.18)*(96.9pS)]÷(14.069) = 1.24pS

PCIe已經成為通訊應用的公共控制層介面了,乙太網路實體層等元件整合PCIe埠用於連接帶外的控制層微處理器(micro)。至少有一家知名的乙太網路PHY業者已經為其PCIe參考時脈確定RMS相位抖動了,其方式類似於在同樣元件中為乙太網路埠確定RMS相位抖動,透過由頻譜分析儀所產生的相位雜訊曲線進行有效地外延。但是,這種方式不符合PCIe標準抖動方法,如圖4的詳細說明。

圖4: 針對PCIe標準測量參考時脈抖動的7個步驟。
圖4: 針對PCIe標準測量參考時脈抖動的7個步驟。

按照PCIe標準測量參考時脈抖動的基本步驟如下:

1、用示波器(高取樣率)得到所測週期時間的初始資料記錄

2、透過每個數據點減去平均值計算每個週期的‘週期誤差’

3、透過對每個週期的週期誤差進行累積求和,因而轉化為‘相位誤差’;取得有效‘初始’相位誤差

4、透過快速傅利葉變換(FFT)轉變到頻域

5、把特定的遮罩應用於感興趣的標準,如Gen1、Gen2或Gen3

6、進行快速傅利葉逆變換(iFFT)作業再變換到時域;得到‘過濾的’相位誤差

7、根據適當的標準誤碼率(BER)要求把RMS相位抖動轉換為峰值到峰值抖動;10-12誤碼率,透過RMS的14X乘法器得到相應的峰值到峰值抖動

相反地,PCIe方法是採用示波器測量得到的原始週期樣本,然後應用FFT、濾波器和iFFT步驟得出適當的RMS相位抖動測量。重要的是注意到這兩種不同方法可以產生完全不同的結果。

因此,設計人員可能會誤認為設計時脈元件達到或超過PCIe參考時脈抖動規格指標或標準,但是這些元件卻不足以驅動PCIe埠,原因是這些PHY廠商採用不同的方法和/或篩檢程式來確定所需的參考時脈抖動。

如先前所討論的,P2P總抖動(UI)是特定於SerDes的資料訊號。這包括確定性和隨機抖動對於資料訊號眼圖的貢獻。人們普遍認為,在SerDes鏈路的確定性抖動很大程度上與鏈路本身和其他系統障礙有關。

隨機抖動主要可歸因於SerDes外部參考時脈和SerDes內部的PLL。但我們知道,參考時脈也具有一定量的確定性抖動。此外,許多PHY供應商的資料表並未區分列出驅動其SerDes參考時脈的隨機與確定性抖動要求。由於這些原因,另一種常見的設計陷阱是使用PN曲線來量化時脈元件的總相位抖動,其中包括確定性抖動,但雜散被切斷(雜散是‘週期性雜散雜訊’的簡寫,代表時脈的確定性抖動)。此確定性抖動可能源於電路板設計本身和/或時脈晶片、串擾、電磁干擾(EMI)、開關電源雜訊和PLL小數回饋分頻器都可能是這種確定性抖動的來源。

對於圖5所示的PN曲線例子,其特殊的電路板設計可在PLL輸出端測得顯著的雜散內容。遺憾的是,這些雜散雜訊處在該應用所需的12kHz至20MHz積分範圍內。因此,參考時脈的總相位抖動已經超出了SerDes晶片供應商的規格指標,結果是較高的BER。採用EMI嗅探器(sniffer)分析這些問題的根本原因,發現這種雜散的內容可追溯到用於為PLL供電的同步降壓交換式穩壓器,透過電路板佈局修改和被動元件的變化可以減輕這一問題。

圖5:具有雜散雜訊的 PN曲線示例。
圖5:具有雜散雜訊的 PN曲線示例。

然而,某些雜散內容來自PLL時脈元件本身。重要的是記得任何時脈合成器都可能產生許多不必要的和與差頻率,它們的強度可能大到足以明顯出現在PN曲線上。

目前優質的PLL設計都採用先進的矽設計技術。這些進展有助於減少內在產生的隨機和確定性(雜散)抖動。但對於抖動關鍵的板載時脈,設計人員必須與計時元件廠商驗證特定的時脈元件及其相應的相位抖動規格指標基於雜散導通時得到的PN曲線。

透過流程圖確定最佳抖動

圖6所示的流程圖旨在針對具體應用把電路板設計人員引導到正確的抖動規格指標,從而正確地選擇時脈晶片。

圖6:流程圖有助於針對應用來確定正確的抖動。
圖6:流程圖有助於針對應用來確定正確的抖動。

首先要確定應用類型。它是一個同步介面或同步邏輯設計?一個微處理器參考時脈規格指標或擴頻時脈?還是一個高速串列通訊或串列/解串器設計?在許多電路板設計中,往往所有這些應用類型都需要進行處理,而且它們都有不同的抖動要求。

對於同步介面或同步邏輯設計,所涉及的應該是週期性抖動。如果從P2P週期性抖動規格指標開始工作,那麼就需要確定兩個關鍵限定:首先,按照電子元件工程聯合委員會(JEDEC),你在使用的晶片P2P週期性抖動是基於10K樣本大小。其次,晶片供應商為您提供針對其規格指標的假定BER。有了這兩個限定,就可以得出一個相應的RMS週期性抖動規格指標以便選擇適當的時脈元件。

如果它是一個建置擴頻的消費性電子產品應用,可能需要使用相鄰週期性抖動規格指標。按照JEDEC標準,假定相鄰週期性抖動是在跨越連續1,000個週期進行測定。必須先確認是不是這種情況,之後你會有一個有效的相鄰週期性抖動規格指標來確定相應的時脈晶片。

如果它是一個高速串列通訊設計,那麼應該先詢問串列標準是否採用傳統的擴展頻譜分析儀方法來量化相位雜訊。此外,重要的是注意PHY廠商針對規格指標提供了什麼,是P2P總抖動UI,還是P2P隨機抖動UI?

必須記住的是RMS只針對隨機抖動,將隨機抖動要求被BER乘數相除以便得到相應的RMS隨機抖動UI。對於隨機抖動,可以使用一個切斷雜散的PN曲線,透過積分得到RMS相位抖動值。但是,如果採用一個接通雜散的PN曲線來得到確定性抖動,然後再Mask積分,那麼得到的相應值不再是RMS,而是總相位抖動。

該流程圖的目的在於透過一個系統化的途徑來為應用確定正確的抖動,流程的設計是專門用來避免在本文中詳細介紹的常見電路板設計陷阱。

一個有用的時脈元件規格指標應該能夠描繪出不同的輸出結構和每個結構的相應抖動能力,它還可以針對文中介紹的不同抖動類型提供規格指標,使設計人員為其特定應用進行限定。例如圖7中所示的通用頻率轉換器(UFT)。

圖7:IDT8T49N28X通用頻率轉換器。
圖7:IDT8T49N28X通用頻率轉換器。

這種可配置的時脈元件有幾個先進的功能,非常適合於通訊線路卡應用。它能夠以單一元件提供令人印象深刻的高性能(例如低相位雜訊)和靈活性。為了實現這種靈活性,該元件採用一種混合基於整數和分數的輸出分頻器,具有為每個輸出類型對應的RMS相位抖動差值。此外,該元件的資料表按照先前提到的PCISIG方法學,以一個單獨的表格突顯PCIe相位抖動性能,因而注意到該序列介面標準中方法學的差異。

重要的是認清一個可配置時脈資料表並不能涵蓋所有的應用案例情況。因此,鼓勵設計人員針對特定的應用案例尋求相應的抖動性能,因為其結果可能略有不同。

(參考原文:Pinning down the acceptable level of jitter for your embedded design,by Dean Smith)





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