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Cadence Allegro SiP和PVS技術支援台積電InFO封裝技術

上網時間: 2015年09月29日     打印版  Bookmark and Share  字型大小:  

關鍵字:SiP  PVS  InFO  DRC  封裝 

益華電腦(Cadence Design Systems, Inc.)宣佈,Allegro SiP(系統級封裝)和實體驗證系統(PVS)實現技術已能完整支援台積公司的整合型扇出型(InFO)封裝技術。透過提供可自動化設計規則檢查(DRC)流程的整合式解決方案,Allegro SiP設計軟體工具和PVS可協助台積公司客戶縮短InFO的設計與驗證週期。

台積公司的InFO先進晶圓級封裝技術可提供具成本效益的系統微縮,以提升系統頻寬,並降低功耗與元件尺寸。相較於與其它技術,InFO是行動和物聯網(IoT)應用的理想方案。

在與台積公司合作實現InFO技術時,Cadence為Allegro SiP Layout開發了新的IC封裝技術,以滿足InFO的特定設計需求,並為設計人員提供多項特性,能符合並確認InFO設計的設計規則、佈局結構與金屬密度要求。Cadence量身打造了光罩產生(mask-generation)技術,能以GDSII格式準確地表示InFO設計結構,讓設計人員能先確認光罩的準確度,才將資料提交給台積公司進行製造。

Cadence PCB部門產品管理總監Keith Felton表示:「隨著行動與IoT應用的需求成長,市場對於先進封裝技術的要求也跟著提高。結合我們自有的IC封裝設計與IC實體驗證專業技術,以及我們與台積公司的合作經驗,讓我們成功開發出特定的InFO佈局與驗證特性,以滿足設計時的製造需求,因此能縮短設計週期並加快上市時程。」

台積公司設計基礎架構行銷事業部資深協理Suk Lee表示:「藉由與我們以及共有的主要客戶共同合作,Cadence能夠因應InFO封裝的獨特要求,並開發出一套有效、且完整的解決方案。此整合式工具流程能將IC封裝設計與IC製造兩個領域銜接在一起,最終將能讓我們成功地全面佈署InFO封裝技術。」





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