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數位I/O埠的平均和最大電流計算

上網時間: 2015年11月12日     打印版  Bookmark and Share  字型大小:  

關鍵字:I/O設計  電源完整性  電流消耗  平均電流  數位I/O 

飛思卡爾半導體供稿

隨著數位輸入輸出埠(I/O)邏輯轉換速率的提高,電源完整性問題在電路設計中也變得越來越重要。I/O的電源完整性問題主要源自其開關雜訊對電源及迴路的影響,而電源及迴路上的雜訊會引起高速數位系統的邏輯錯誤、電磁輻射、時序延遲和時脈抖動等多種問題。

為了分析I/O系統的電源完整性,需要同時考慮I/O埠特性、電路板參數和模擬工具的運用。然而對整個I/O模組的通用電路類比程式(SPICE)模型進行模擬,既耗時又費力,因此能夠快速估算I/O電流消耗對於計劃的前期階段尤為重要。本文介紹兩個有用的公式可以輕鬆估算I/O的平均和最大電流消耗。

電源完整性對I/O訊號的影響

電源完整性對I/O訊號有以下幾方面的影響。

訊號品質:訊號上存在的雜訊是透過訊號轉換參考時耦合了電源或迴路的雜訊所導致的。

時序延遲和抖動:這包括推出或推入橫向同步開關輸出雜訊、轉換速率影響。I/O介面可分為三級,邏輯級、高速I/O級(時脈及其它,如預驅動)和末級(驅動、接收電路)。從核心邏輯到I/O輸出級,訊號會導入多級延遲。伴隨著電壓的波動,訊號透過每一級延遲增加或減少。因此,一個邊緣從離開核心到它到達I/O埠的時間會隨著電源及迴路的雜訊改變而變化。同時,訊號邊緣也可能受到電源及迴路的雜訊影響變快或變慢。這些內部與末級I/O(驅動、接收)都可能共用(或不共用)電源迴路網路。當確定供給電源及迴路的雜訊引發時序變化時,需要考慮可能從其它級耦合的雜訊影響。

功能:電源及迴路上的電壓波動會干擾資料鎖定,從而導致邏輯錯誤、資料遺失、切換失敗甚至發生系統故障。當雜訊引起訊號衰減時電壓低於最小VIH(高準位輸入電壓)或過衝時電壓高於最大VIL(低準位輸入電壓)故障就會發生。簡單地說,I/O單元平均電流定義其工作模式,最大電流是指最大瞬態峰值電流。晶片I/O模組對電源供電能力的需求依賴平均電流值,但計算最大電流也至關重要。系統可靠性設計需要評估IO的瞬態電流,使用電源完整性模擬工具進行瞬態電流消耗分析。在計劃前期階段快速可靠的分析,有助於節約設計開發週期。


圖1:i.MX6平台NVCC_LCD電源域顯示介面模組的29個接腳

I/O平均電流消耗

根據i.MX6應用處理器的資料手冊,飛思卡爾半導體(Freescale)提供了一個計算I/O平均電流消耗的公式,如下所示:


……(1)

公式中,N代表屬於同一電源域I/O模組的接腳數量。C代表外部等效容性負載。V代表I/O模組電壓值。F代表相應I/O模組或介面的時脈變化率。0.5×F代表資料變化率,最大值為0.5倍的時脈頻率F。

在公式(1)中,Iavg單位安培,C單位法拉,V單位伏特,F單位赫茲。

其中關鍵參數是在特定頻率下的等效容性負載。負載電容的最大可能值依賴於I/O介面的類型(工業規格需求)或I/O埠的作業頻率(I/O的最大驅動能力)。

因此,實際負載電容可以這樣計算:C=Cio(I/O接腳和封裝的寄生電容)+Cload(傳輸線和遠端輸入電容)

其中Cio參數可以從輸入輸出緩衝器資訊規範(IBIS)模型中提取。典型的50Ω阻抗傳輸線等效電容是每英吋3皮法(pF)。

以下舉例說明如何估算I/O平均電流。i.MX6平台NVCC_LCD電源域顯示介面模組包含29個接腳,如圖1所示。

(下一頁繼續:I/O平均電流消耗)


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