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高功效SAR ADC實現超低功耗無線應用

上網時間: 2016年01月07日     打印版  Bookmark and Share  字型大小:  

關鍵字:SAR ADC  DAC匹配  類比-數位轉換器  ADC 

在2015年國際固態電路大會(ISSCC)上,比利時微電子研究中心IMEC及其旗下研發單位Holst Centre展示了一款高速、緊密且高度精確的逐次逼近型ADC(或SAR ADC)。這款13位元的ADC在1V供電時的功耗僅46μW,在同類產品中具有最高的功效。該晶片的訊號雜訊與失真比(SNDR)為64.1dB。該設計的畫龍點睛之妙在於採用了超低功耗的晶片背景校準,該校準利用了冗餘前向錯誤校正(FEC)方案。由於該技術具有普適性,所以可被用於許多超低功耗無線應用的新式ADC設計。

超低功耗ADC不可或缺

當今的無線電子系統在數位領域中儲存與處理資訊。為了讓這些系統連接現實世界的訊號,就必須在類比和數位訊號之間進行轉換。因此,類比-數位轉換器(或ADC)的發展一直是這些無線系統得以成功的要素之一。為了適用於各種無線標準(例如802.15.14g),這些ADC必須滿足一些嚴苛的要求:他們必須低功耗;具有高轉換速率(以每秒百萬次採樣或MS/s表示);以及高解析度(>10位元)。該解析度表示ADC在整個類比值範圍內可產生獨立值的數目。由於這些值採用二進位的格式儲存,所以解析度以位元表示。

搭配DAC——精準設計的挑戰

在實現ADC的許多方法中,SAR ADC以其出色的功效而備受矚目。SAR ADC使用一個比較器來逐次縮小包含該輸入電壓的範圍。SAR ADC設計中的一個關鍵元件是一個內部數位-類比轉換器(或DAC),它用於驅動上述的比較器。該DAC的作用也很關鍵,因為SAR ADC的精確度主要是由搭配DAC電容器而決定。在進行搭配時主要受到製造製程和實體設計的影響。因此,就現代CMOS技術來說,SAR ADC的原生精確度被限定在10至12位元。

研究人員致力於尋求各種解決方案以改善這種DAC匹配。一種方法是擴展元件的尺寸,但這必須付出功效和速度的代價。一種替代方案是,透過測量並校正引發的誤差,導入校準來校正電路的缺陷。這些校準大多在晶片外實現,因為如果是在晶片上實現校準電路,其功耗相對較高。

解決方案:晶片冗餘背景校準

IMEC和Holst Centre提出了一種創新解決方案,成功地在晶片上實現了低功耗、全自動的背景式校準。該校準利用了冗餘最佳化錯誤檢測與校正方案。

在類比-數位轉換過程中導入冗餘是另一種常見的錯誤處理方案。它與校準不同的地方在於:冗餘既不測量也不校正錯誤,而是由轉換演算法簡單地決定容忍或拒絕轉換結果。為了讓某些校正技術能發揮效用通常必須結合校正和冗餘這兩種方法。在我們的設計中,冗餘不僅便於實現提出的背景式校準,還放寬了對於DAC建立時間的要求,並透過使用雙模式比較器降低功耗。

這款ADC一共使用了15個週期來執行一個13位元的轉換。雙模式比較器首先作業於低功耗模式(模式1),並在最後5個週期切換到高精度模式(模式2),從而使功耗降低一半。然而,這仍存在兩個錯誤。首先,DAC匹配被限制在<10位元,這是由於在DAC電容器中使用了得以減省面積的小元件(0.3fF)。其次,當比較器從模式1切換到模式2時,動態偏移隨之發生。


圖1:ADC架構。該ADC架構包括比較器、SAR邏輯、反饋DAC和校準邏輯

自動化背景式校準以可忽略不計的面積或功耗的代價,成功地解決了這兩個錯誤。校準邏輯只應用於一組有限、適用於DAC或比較器校準的SAR程式碼,從而有效地減小了由動態比較器偏移造成的大的初始DNL(或差分非線性)誤差,且同時抑制由DAC不匹配造成的INL(或積分非線性)誤差。

明導國際總裁暨執行長Walden Rhines
圖2:ADC晶片。採用40nm CMOS製程實現超低功耗、6.4MS/s的13位元ADC

透過使用這種創新的設計,IMEC和Holst Centre的研究人員採用40nm CMOS製程實現了一款6.4MS/s的13位ADC。歸功於低功耗校準,該ADC實現了10.4bit(或ENOB)的有效位元以及先進的5.5fJ/每轉換步驟(@6.4 MS/s)能效。總體而言,該晶片功耗為46uW/1V工作電源,並實現了64.1dB的SNDR。將SNDR與ENOB綜合起來看,顯示出該ADC具有優異的整體動態性能。而相較於類似元件,這款ADC實現了最佳能效,同時也在晶片上整合了用於比較器偏移和DAC不匹配的背景式校準技術。


表1:ADC的結果——性能摘要以及與先進同類元件的比較





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