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Cadence強化與TSMC合作關係

上網時間: 2016年04月07日     打印版  Bookmark and Share  字型大小:  

關鍵字:FinFET  7奈米  DRM  SPICE  PDK 

益華電腦(Cadence Design Systems)其多項數位、簽核(signoff)及客製/類比工具已通過台積電(TSMC)10奈米(nm)FinFET製程的V1.0版設計參考手冊(DRM)以及SPICE模型認證。同時,Cadence與台積電將繼續合作,朝向7nm的相關技術邁進。雙方目前已根據最新的DRM與SPICE模型,針對早期設計的客戶,推出完整工具認證與最新製程設計套件(PDK)。

這些Cadence客製/類比、數位及簽核工具均在台積公司的高效能參考設計中進行驗證,可以提供客戶各種創新的方法,以便達成台積電7nm與10nm製程所帶來的各項優勢,進而達到更高的效能、更低的耗電以及更小的產品面積。

除了獲得台積電10nm製程認證的工具之外,Virtuoso Liberate特性解決方案以及Virtuoso Variety統計特性解決方案也都經過其認可,因此可提供非常精確的Liberty資料庫,包括各種先進時序、雜訊及耗電量等模型,並透過Liberty變化格式(LVF)模型所需要的各種創新方法,讓工程師可以執行製程變化簽核。而各種電子遷移模型,則可以使用於超低耗電量的應用中。在10nm的v1.0版STA工具認證作業中所採用的各種資料庫,都是以這兩項解決方案進行特性分析。

Cadence與台積電也針對10nm的製程,驗證了一套客製/混合訊號設計參考流程。這套流程中包含一些主要的功能性,因此可提升設計作業的效率。

先進的模擬功能,包括變動分析、EM/IR分析以及自體加熱效應的影響:可協助設計人員建立耐用、可靠且具有高良率的設計。

採用多種色彩的客製佈局,包括快速原型設計、自動繞線功能,以及電子式及考慮各種LDE效應的設計:可透過高度自動化的方式,探知各種物理效應對於電路效能的影響。

具備電子意識設計的Virtuoso布局(Layout)設計套件:提供創新性的設計中電佈線和寄生電阻/電容(RC)檢查可確認色彩設計,讓設計團隊能夠推出更好的電路性能產品,實現更快的上市時間。





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