EDA/IC設計
樓主      [請教]VHDL邏輯電路是否可做 數值的除法運算
發表時間::2011/12/5 上午 3:06
提問者:Johanson

當訊號經過一連串VHDL邏輯電路處理之後, 會得到脈寬, 而我用1MHZ  CLOCK去算脈寬有幾個CLOCK,

然而因為訊號端的影響, 使得脈寬會忽大忽小,所以 算出來的CLOCK 會不固定,如依序五筆

100,   105, 102,100 , 99(假設100是正確的)

問題:

            我想儲存 10筆做平均 或者 更多筆做平均,

            請問邏輯電路可以有辦法做這樣子??!

希望若有方法的高手可以寫信給我 happy3308@msn.com      感激不盡!!

 

 

第1樓:      [請教]VHDL邏輯電路是否可做 數值的除法運算
發表時間::2011/12/27 上午 10:33
提問者:論壇遊客

移位電路可達成

第2樓:      回覆主題:[請教]VHDL邏輯電路是否可做 數值的除法運算
發表時間::2012/6/1 上午 11:38
提問者:風之咩咩
這是一個counter的電路,建議不要從平均方式著手,應從信號的同步方式去尋求解決之道。要知道,平均作法本身就是一個LPF,容易造成信號的相位失真並會因頻寬降低而導致反應速度變慢。
此文章源自《電子工程專輯》論壇:
http://forum.eettaiwan.com/FORUM_POST_1000039209_1200218612_0.HTM
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