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記憶體/儲存  

採用微閃製程技術在單晶片系統中嵌入記憶體

上網時間: 2001年10月28日     打印版  Bookmark and Share  字型大小:  

關鍵字:SoC  單晶片系統  embedded application  嵌入式應用  embedded memory 

單晶片系統的優勢在於節省晶片空間、減少附件並降低封裝成本。目前許多用於家用電器和通訊系統的元件要求有較大的儲存密度(32到256Mb)以儲存大量數據。然而,由於傳統的快閃記憶體佔用矽晶片面積較大,因而使整個單晶片系統尺寸變大。本文將介紹一種新型的記憶體製程,它相容於現有製程,並能大幅減少晶片面積。

要解決大型嵌入式儲存模組的面積和成本問題,就必須採用新的解決方案。目前,一種與標準CMOS製程相容、稱為微閃(micro-flash)製程的非易失性儲存結構已經出現,微閃儲存單元本身的體積很小,可支援高度小型化,從而使得採用這種製程的快閃記憶體和EEPROM模組能有效嵌入到SoC之中。本文將介紹微閃製程的有關理論、構成和原理,並提供與傳統製程比較的數據和最終結果。

工作原理

嵌入大型記憶體陣列是一個複雜的過程,通常會採用彼此不相容的製程技術[1,2]。微閃製程採用由Boaz Eitan[3]開發出來的NROM(非易失性唯讀記憶體)技術。儲存單元採用n溝道MOSFET元件,元件中的柵極介質由一層氮化物夾在兩層二氧化矽材料之間構成的ONO(氧-氮-氧化物)層制成[3-7],中間的氮化物稱為電荷陷阱材料(Trapping Material)。上下兩層氧化物的厚度大於50埃,從而避免直接產生遂道擊穿效應。電荷儲存在與N+結點相鄰的電荷陷阱中。儲存單元在物理上能分別儲存兩位,並採用一種獨特的方法感知陷阱中的電荷。

局部陷阱和獨特的讀取機制是微閃單元實現儲存的關鍵所在。陷阱機制能形成足夠高的電壓,使得外部讀取成為可能。而且,ONO層的每一邊都能獨立地進行儲存電荷,從而使得每個儲存單元都能進行雙位寫入。因此,微閃儲存單元的面積只是採用快閃技術的儲存單元面積的1/4至1/6。由於閘電勢降低了源極和溝道之間的能隙(Energy gap),採用標準CMOS電晶體就能實現源漏極之間電流的傳送。在微閃元件中,源極只要少量的電荷就能關斷電流,而漏極只要相同數量的電荷就能讓電流流過。電流的通斷由溝道熱電子(Channel Hot Electron)注入來控制。儲存單元位的擦除由隧道增強熱空孔(Tunnel-Enhanced Hot Hole)注入來控制。

位1編程的過程如下:採用步進算法將VBL1置為0V,VBL2置為4至5V,而同時保持VWL為9伏(圖1)。電子在BL2鄰近結點注入。

位1讀取的過程如下:BL1設為1.6V,BL2設為0V,而VWL大約為3V。為最大程度提高讀作業的靈敏度,儲存電荷的檢測是在源極端點處進行的。作用於BL1的低電壓可最大程度地降低電荷陷阱中的電勢差,進而提升讀取的靈敏度。

位2的編程和讀取是藉由末端反轉實現的。由於電荷陷阱區較窄,大約為100至150埃寬,位1和位2之間的資訊不會相互串擾,因而每邊都能‘通讀’電荷陷阱區,這就是能夠實現兩位資訊儲存的原因。

擦除一位已編程位是藉由在位線上施加高壓實現的,它產生帶間隧道效應和橫向場效應。這會導致空穴藉由ONO三層結構底部的氧化層注入,注入空穴的多少決定於垂直場的大小。由於位線電壓同時影響橫向和垂直場,因此位擦除的性能對VBL值的靈敏度較高。因為ONO層結構具有電絕緣性,實際上對一個位的作業不會影響到其他位的作業。我們發現,即使當源漏間距降到0.1μm時,源漏極之上的兩位依然保持隔離狀態,互不影響。這個距離相當於0.13μm製程中保持兩位隔離時源漏極間的相應距離,從而使採用深次微米製造製程製造微閃儲存單元成為可能。

微閃儲存單元結構及製造

微閃記憶體陣列的形成是藉由將微閃儲存單元放入一個虛擬接地結構中實現的,這種方式確保了源漏之間的對稱性。這種對稱性提供了對每個儲存單元兩位中任一位的尋址機制。

此記憶體陣列由位線和字線用交叉方式組成。位線由埋入的N+注入材料製成。字線由多晶矽上多酸物質制成的複合層構成。ONO層覆蓋了N+位線之間的間隔。位線的氧化層較薄,從而降低了位線和字線間的電容。光刻製程和最低有效溝道長度(Leff)限定儲存單元的面積。

在浮柵技術中,漏極耦合可能要求擴大儲存單元面積以解決漏電流和編程速度慢之類的問題。但在微閃儲存單元中,漏極耦合很小,所以不必增加儲存單元面積。

在標準CMOS製程基礎上,微閃製程僅需再增加五個掩摸處理步驟。其中三步掩模處理形成記憶體陣列,另外兩步掩模處理形成高壓電晶體。與傳統快閃記憶體技術相比,微閃記憶體的主要優點就在於其製作製程的簡單性。

微閃儲存單元是在阱和隔離結構加工完成之後形成的,其形成製程受熱循環影響很小(圖2)。此外,製作微閃儲存模組不會改變標準CMOS製程的特徵。

微閃製程之所以簡單是因為只需再添加三層掩模就能形成儲存陣列,並只需一層多晶矽就可完成微閃的構建,這樣就無需進行多層沈積和蝕刻,從而降低成本和製作的複雜性。採用單層結構消除了多層結構的潛在缺陷,良率更高。另外,掩模步驟越少也是缺陷較少的內在原因。

2Mb產品開發的實際測試証實了以上論點。我們發現,在未採取任何降低缺陷措施的生產初期,藉由一定的冗餘設計措施,因缺陷所造成的良率損失僅為5%。

數據驗証

微閃儲存單元的高可靠性基於其局部陷阱機制。由於電荷轉移產生在微閃儲存單元的每個陷阱和矽基底或多晶矽層之間,所以局部電介質缺陷不會造成總電荷的損耗。而且,局部擦除機制消除了過擦除(over-erase)問題。我們在各種烘乾和高溫保存期限測試中測量了微閃元件的數據保持性能,測試表明微閃元件的數據保持性能與浮柵元件相當。微閃記憶體之所以具有這種性能,是因為其頂部和底部的氧化層較厚並採用了氮化穩定製程。

我們還進行了大量的製程最佳化並採用專門的程式擦除算法以在注入期間實現氮化物中空穴和電子的最佳分佈。採用這種技術能增強微閃模組的壽命,使其達到全閃記憶體的性能要求。測試表明,這種技術能夠支援10萬次以上的熱循環(圖3)。微閃模組和單個儲存單元的熱循環次數相似,在所有這些測試中微閃儲存模組都沒有出現數據錯誤、性能加速退化或其他問題,而這些問題在浮柵記憶體件測試中時常產生。

採用微閃記憶體製作製程後,配備高密度快閃記憶體元件的微處理器、DSP引擎、微控制器以及包含RF、類比或DRAM的電路的性能將大幅提高。

上述製程技術已經在採用0.5μm技術的獨立記憶體和嵌入式記憶體中獲得應用。數據表明,即使在儲存密度低至0.5MB的情況下,採用微閃技術也能大幅降低記憶體的面積。

與浮柵元件相比,微閃的優勢在於其儲存密度高(每位所佔面積最小),CMOS製程簡單,因而能有效降低微閃元件成本。隨著半導體工業的發展,預計微閃製程將成為大型嵌入記憶體和獨立記憶體的首選製程。

作者:Ilan Bloom, Boaz Eitan




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