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採用ISSP快速矽解決方案平台進行ASIC設計

上網時間: 2003年03月01日     打印版  Bookmark and Share  字型大小:  

關鍵字:ISSP  ASIC  標準單元IC  FPGA  閘陣列 

ASIC設計面臨的挑戰在於小量生產成本很高、回收NRE費用困難和設計周期較長,FPGA是ASIC設計的重要橋樑,但是成本太高,本文介紹的ISSP快速矽解決方案平台為那些需要高性能ASIC的用戶提供了理想的解決方案。

目前,AISC開發主要透過三種方法:標準單元IC、FPGA和閘陣列。對於具體應用來說每種方法都有各自的優缺點,因此在每個獨立的開發項目中都需要認真權衡各種利弊因素。

標準單元IC、FPGA和閘陣列

標準單元IC既能最佳化面積利用率又能獲得最好的性能,它要求對開發資源進行投資以構築充實的設計基礎。在標準單元IC設計中,不僅要求功能強,而且要求製程技術不斷更新換代。

在設計規則長度小於0.25μm的深次微米(DSM)設計中,設計人員通常要花費大量精力解決DSM效應如遷移、天線效應等問題,這些問題主要由非常小的物理結構引起的。這正是在後端設計流程中採用專用開發工具處理這些效應的原因。

圖1:ISSP產品系列包括3種不同規模不同整合度的主晶片。

這些設計工具對設計人員的專業知識提出了更高的要求,同時也需要一些專業設計公司提供工具使用方面的幫助,開發人員在工具領域掌握的專業知識越多,就越有可能獲得最佳化的設計(面積最小同時性能最佳)。

由於存在設計和工具應用兩方面的挑戰,縮短設計時間自然就成為項目計劃的一個決定因素。另一個需要慎重考慮的因素是與標準單元IC相關的NRE費用。該費用主要用於製作蝕刻光罩,當光罩的設計規則長度在0.18μm以下時,NRE費用通常高達幾十萬歐元,這種情況下要保持收支平衡就必須銷售大量的晶片。這就給FPGA(現場可程式閘陣列)製造商提供了極好的切入點。

FPGA給人的第一印象是成本非常低。與標準單元IC和閘陣列相比,FPGA具有可程式的優點,因此不存在光罩成本。在系統開發或測試階段這一點是非常有吸引力的,因為在這一階段仍可進行設計修改,並且不用花費巨大的額外成本。但對FPGA來說,整合非常複雜的設計同樣需要付出很大努力。另外,標準單元IC通常能做到很高的系統頻率,FPGA卻不行。當進行大批量生產時,FPGA所具有的成本優勢也將不復存在,這也是最初看來非常有吸引力的FPGA逐漸失去魅力的原因。

FPGA的可程式性對矽面積的要求更大,因而功耗更高,為了適應數量增加的外部引腳,封裝的價格也更昂貴。即使是小量生產,光罩可程式ASIC方案的成本也會更低一些。

與標準單元IC不同的是,閘陣列技術為設計工程師提供了閘結構完備的晶片,比如在‘閘海’結構,設計工程師唯一要做的就是通過金屬層上的閘級佈線實現ASIC。與標準單元IC相比,閘陣列的主要缺點是面積利用率和性能都較低。

另一方面,閘陣列的開發成本要遠小於標準單元IC,因為電路實現只需要增加金屬層,極大地減少了設計步驟。閘陣列的開發工作也相對比較簡單,因為大部份可以自動完成。例如NEC提供的閘陣列技術,能夠在‘閘海’結構基礎上達到0.25μm的設計規則長度,批量生產的成本要明顯優於FPGA。閘陣列技術的目標非常明確,就是讓採用FPGA的設計人員轉向採用閘陣列技術。閘陣列技術所能達到的系統頻率超過目前FPGA技術所能提供的頻率。

ISSP高性能低成本方案

ISSP快速矽解決方案平台以0.13μm技術提供高達300MHz系統頻率的高性能,NRE成本僅是採用標準單元IC做同一設計的十分之一左右,同時單價也遠小於功能相當的FPGA。採用這一新設計可以避免0.13μm ASIC設計中與製程有關的典型問題,設計工程師只需要考慮實際電路的實現。此外,ISSP設計能夠快速地投入量產。樣品的設計周期大約只需一周時間,批量生產也只需一個月。圖2:ISSP具有複雜的複閘結構(CMG)。

ISSP基於NEC CB-12標準單元ASIC技術所用製程,其設計規則長度為0.13μm,不管是小量還是大量生產都具有良好的性價比。目前的ISSP產品系列包括3種不同規模不同整合度的主晶片(圖1)。

ISSP具有複雜的複閘結構(CMG)(圖2),設計工程師利用CMG可以在更高抽象級實現實際電路,並能避免DSM效應。由於有了這種預定義的複雜閘結構,DSM效應不再影響到設計實現。除了CMG外,ISSP主晶片還提供預整合、用戶可配置、容量可達1M位元的SRAM。每塊主晶片都配置有4個輸出頻率高達400MHz的類比鎖相環和多達16個的數位鎖相環(DLL),該DLL可用作DDR介面上的從晶片。

ISSP的優勢

目前,FPGA在幾百MHz以上的系統設計中還面臨一些挑戰,這是對性能要求高的用戶不得不選擇標準單元ASIC技術的根本原因。當採用標準單元ASIC開發技術時,通常要用到昂貴的基於FPGA的硬體模擬器或FPGA開發板,然後再把硬體描述轉換成標準單元IC。

上述方法一般只能完成電路的功能驗證,無法進行即時驗證,因此存在只有最終的標準單元IC才能確定性能級別的風險。ISSP則在時脈佈線方面提出了新的概念,即時脈要藉由預佈線,如此便能使全局系統頻率達到300MHz,本地系統頻率達到400MHz,最終有多達2個全局時脈和8個本地時脈與該時脈系統相連。因此ISSP完全適合用來設計高性能的ASIC。

可測性設計(DFT)

在電路開發的最初階段就實現全面的測試。ISSP利用預實現掃描技術可接近百分之百的可測性設計。此外,ISSP還提供用於已有預擴散SRAM的內建自檢(BIST)方法以及用於輸入輸出信號的邊界掃描邏輯。這樣,基於ISSP的電路設計就產生了藉由完全測試的ASIC,而所有工作實際都可獲得NEC的技術支援。整個測試邏輯將被整合和預擴散到ISSP主晶片上。

由於事實上並不是所有的CMG都會被完全用到,ISSP不可避免會佔用比標準單元IC更大的晶片面積。另一方面,由於ISSP是基於CB-12標準單元ASIC技術開發的,隨著訂購量的增加而需要面積絕對優化的設計時,可以相對簡單地將它轉換成標準單元IC。封裝形式包括TBGA、QFP和Flipchip BGA等。

作者:Christoph Hecker


產品行銷工程師


NEC歐洲電子公司


頂級性能與低成本之間的鏈接橋樑




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