Global Sources
電子工程專輯
 
電子工程專輯 > EDA/IP
 
 
EDA/IP  

兩大標準組織在驗證語言問題上爆發衝突

上網時間: 2003年07月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:Verilog  IEEE  SystemVerilog  PAR  e語言 

IEEE協會正致力於把Verisity公司專有的‘e’語言發展為業界標準的驗證語言,並著手定義下一版本的Verilog語言。但它與Accellera標準組織之間的明顯分歧使業界面臨越來越大的風險,即Accellera的SystemVerilog 3.1有可能與IEEE最終核准的標準不同。

Verisity公司曾宣佈,IEEE設計自動化標準委員會(DASC)已經通過一項名為IEEE 1647的計畫授權申請(PAR),以開發一種基於‘e’的標準驗證語言。這對於數千位擁有‘e’程式碼的客戶來說無疑是好消息。但是,考慮到SystemVerilog 3.1已經添加了聲明和測試平台結構,一些工程師質疑業界是否還需要‘e’語言。

與此同時,Verilog標準工作組(VSG)(又名IEEEMcNamara:現在該是Accellera貢獻技術的時候了 1364)已經宣佈一項PAR,並將開始定義下一版(即1364-2005版)Verilog。VSG還在今年的第40屆設計自動化大會(DAC)上舉辦了自己的用戶論壇,並呼籲各家機構或公司在8月份前向它提供技術。

由於VSG沒有邀請Accellera參加這項活動,Accellera的主席Dennis Brophy指責VSG沒有遵守IEEE的規則,並要求設計自動化標準委員會主席Paul Menchini重組這個工作組,並選舉新的VSG主席。

IEEE 1364的主席兼Verisity公司高級技術副總裁Michael McNamara反駁說,VSG一直遵守IEEE的規則,並稱現在該是Accellera把SystemVerilog技術貢獻給IEEE的時候了。

Accellera主席Brophy還指出,發起‘e’語言標準化工作的IEEE驗證語言研究小組(VLSG)違反了IEEE的有關規則,因為他們在給委員會成員提供‘e’語言時設置了使用限制。Brophy本身是VLSG的成員之一,同時也是DASC籌劃指導委員會的成員。

今年5月底,Accellera委員會投票核准了SystemVerilog 3.1以及屬性規格語言(PSL)1.01、標準協同模擬API(SCEAPI)1.0和Verilog-AMS2.1。

目前兩家最大的EDA供應商在Verilog問題上持有不同的態度。新思公司(Synopsys)強烈支援Accellera,並正實現對SystemVerilog3.1的支援,而Cadence設計自動化公司認同IEEE 1364-2005計畫的努力,並對標準的不相容性表示關注。所有各方均贊同業界應該只有一個經IEEE批准的Verilog標準,但是在何時以何種方式決定採用何項標準的問題仍然懸而未決。

開放專有的‘e’語言並使之標準化將能夠保護‘e’用戶的投資,並使第三方工具更容易支援該語言。但這項舉動是否來得太慢太遲了呢?

在新思用戶的意見反饋報告中,許多工程師對‘e’表示贊揚,但也有許多工程師認為諸如‘e’和新思的Vera等驗證語言注定會消失。“一旦SystemVerilog就位,沒有人將願意為已經包含在首要設計語言中的功能支付額外費用,”一位工程師在報告上寫道。

“顯而易見,業界將需要‘e’語言,”Verisity公司策略行銷副總裁Francine Ferguson回應道,“Verisity擁有最先進的技術、最先進的方法學和最多的驗證IP(知識產權)。而SystemVerilog仍要藉由很長的時間才能成為具有互通作業性的標準。”

她還透露,Verisity是應客戶的要求而決定開放‘e’語言的。她指出,IEEE的驗證語言研究小組是由LicenseE的成員製作的,而LicenseE是一個向EDA供應商授權‘e’語言的計畫。“他們感到Accellera的進展比較緩慢,而且他們無論如何都不能繞開IEEE,所以研究小組認為IEEE是最合法的論壇,”她說。Brophy:VSG沒有遵守IEEE的規則。

Verisity還發佈了一個覆蓋和聲明介面(CAI),允許用戶向Verisity的Specman測試平台開發環境輸入外部覆蓋條件(coverage metric)和聲明。Verisity與0-In設計自動化公司達成一項協議,即0-In公司的聲明將能夠藉由CAI輸入Specman。“這實際上在驗證工程師製作的測試計畫與設計師要表達的設計意圖之間架起了聯繫的橋樑,”0-In公司總裁兼執行長Emil Girczyc表示。

此外,Verisity與CoWare公司共同宣佈,Specman可與後者基於SystemC的ConvergenSC工具一道進行協同模擬,但這是藉由Verisity現有的外部模擬介面(ESI)實現的。Specman用戶將能夠用SystemC製作執行級(transaction-level)測試,然後在驗證流程中使用‘e’,CoWare公司行銷副總裁Mark Milligan表示。

Ferguson否認Brophy對Verisity在‘e’語言上動用非法版權並設置使用限制的指控。“我們完全是按IEEE的程式行事的,”她說。設計自動化標準委員會主席Menchini也表示,他相信IEEE 1647小組一直遵守IEEE的規則。

與此同時,VSG的McNamara表示:“我正盡我所能以確保業界未來只有一種驗證語言。作為IEEE 1364的主席,我需要接受任何願意發展新版Verilog的機構或公司的技術提供。Accellera當然是受歡迎的。”

然而,他也指出,現在到了Accellera應該做出貢獻的時候了。其實在去年SystemVerilog 3.0被批准時,Accellera就應該把SystemVerilog技術提供出來。VSG接受技術貢獻的時間將截至到8月。但Accellera還沒有公佈提供SystemVerilog技術的時間表。

“SystemVerilog旨在成為目前批准的IEEE 1364-2001 Verilog的擴展版本,”Brophy回應道,“我們全心全意要將它移交給IEEE,因為IEEE正是我們所有工作成果的最終歸宿。”

作者:葛立偉




投票數:   加入我的最愛
我來評論 - 兩大標準組織在驗證語言問題上爆發衝突
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首