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90nm技術前段製程面臨的挑戰分析

上網時間: 2003年08月30日     打印版  Bookmark and Share  字型大小:  

關鍵字:90nm  65nm  FEOL  漏電  電晶體 

90nm製程,要不斷調整電晶體尺寸,並且採用1到2種新的材料和製造製程來實現電晶體的製造。雖然密度在不斷提高,但每個新的製程節點所希望的性能改進卻變得日益難以實現,尤其困難的是既要支援必要的製造控制要求,又要實現足夠高的驅動電流與低漏電性能。

為此業界提出多種不同的解決方案,但主要的發展趨勢有三個方面:1. 在實現90nm調整目標的過程中,對製程創新、加工次序和過程控制的要求非常嚴格;2. IC製造商與工具供應商之間的夥伴關係非常重要,兩者儘早地參與設計是按照進度要求完成任務的唯一途徑;3. 掌握各個製程環節、各個製程環節之間的相互作用、元件設計和元件製程技術有助於減少延誤開發進度的潛在因素。

90nm製程前端線(FEOL)調整的目的是提高密度和改善電晶體的性能,這種調整分成兩部份:隔離層調整和電晶體調整。

隔離層調整

在90nm以下製程節點,淺通道隔離(STI)的實現更具有挑戰性,它包括通道定義(微影、蝕刻)、通道內壁隔離層氧化(liner oxidation)、用沈積氧化層進行通道填充、CMP和一種產生犧牲氧化層的熱氧化方法。

調整STI的主要困難在於調整通道的長寬比、控制通道角的圓滑以及電晶體主動區上的STI壓力。STI的長寬比(通道深度╱通道寬度)大約是3.5:1[1]。當通道加深,其形狀逐漸呈錐形變化,蝕刻的困難在於怎樣才能精確地控制400nm通道深度。也許更困難的是確保經蝕刻後被填充的通道內部不會因填充期間通道的收縮而殘留類似空穴的孔,高密度電漿(HDP)增強型CVD薄膜能很好地解決這個問題,HDP CVD SiO2薄膜已經成為業界用於該製程環節的產業標準材料。STI壓力的影響也是一個難題,其原因是窄主動區元件[2,3]會造成NMOS驅動電流以10%的數量級下降,並造成元件缺陷和漏電[4]。

通道內壁隔離層的氧化是圍繞在上下通道角進行的。上角圓滑非常重要,它可以避免形成寄生角電晶體、使閘限電壓的漂移最小,並能防止過早出現閘介質擊穿[4-7]。下角圓滑可以盡量減少壓力引起的缺陷,這些缺陷在後續加工環節中如果被繼續散佈下去就會導致結漏電。犧牲氧化層以及隨後的拋光、接腳氧化和去除氮化層等製程環節能夠盡量減少可能導致缺陷和降低元件良率的壓力[7-9]。

應用材料公司的ISSG專利技術打破了傳統的熱氧化方法對產生STI內壁隔離層和犧牲氧化層的各種限制[10],該技術僅在一個製程環節製作圍繞在STI通道上下角的原子氧基,並確保主動區的功耗最小,同時改善因結晶取向相關性下降造成的保形性問題[8]。這些物理屬性改善了儲存和邏輯元件製造的良率。採用新製程加工犧牲氧化層時,由於不需要在上角和邊上進行通道二次氧化,因此能提高元件良率。而由於RTP溫度變化率很快,ISSG氧化層產生率也很快,氧原子向通道角和邊的擴散作用最小,因此能夠將隨後由壓力導入的矽缺陷降低到最小。上述方法在90nm以下元件的STI通道內壁隔離氧化層和犧牲氧化層的加工過程中得到了廣泛應用。

控制或抵銷壓力的另外一種方法是再加工一層薄膜來抵抗STI的壓力。130nm技術中常見的做法是在第一個夾層介質前添加一層氮化彈性壓力層。據說這種方法能夠將驅動電流提高10%[11]。其它可以選擇的技術還有用於異型結雙載子電晶體的選擇性成長磊晶鍺矽製程[1]。當然,鍺矽是一種新的CMOS材料,它除了增加系統的張力之外,還有許多其它的屬性,在下面關於電晶體調整一節中將詳細討論。

電晶體調整

電晶體調整著重要解決性能和可靠性問題。調整閘長度、閘氧化層厚度和結點深度可基本決定電晶體的性能。不過這些參數調整後廠家需要再次確認元件是否仍能可靠地工作。產業標準要求被設計元件在正常使用條件下的工作壽命必須達到10年以上。應用材料公司正積極地擬制計畫以盡可能滿足性能與可靠性方面的要求。

1. 閘的長度控制在閘蝕刻方面存在的主要挑戰仍然是臨界尺寸(CD)的控制。在90nm製程試生產和65nm製程開發過程中,臨界尺寸控制要求正變得越來越嚴格。130nm及130nm以下的典型實體閘長是半間距(half pitch)的50%。在90nm時我們可以找到實體閘長為45nm的實例(圖1a和1b)。3Σ臨界尺寸一致性要求通常以實體臨界尺寸的預算百分比形式給出,通常為10%。因此,對90nm來說,包含微影在內的後蝕刻臨界尺寸控制要求約為5nm;對65nm來說是3nm。除了控制臨界尺寸外,減少‘閘氧化凹槽(recess)’也是一個關鍵要求,閘氧化凹槽在3nm以下被認為是可接受的。

為了達到後蝕刻臨界尺寸(CD)那樣的一致性,有必要補償輸入的微影CD的一致性。先進的閘蝕刻系統必須具備查找待加工晶圓上的系統CD的非一致性問題。待加工晶圓的CD非一致性的主要來源於晶片鄰近效應(Dense-iso效應)、橫跨晶圓的系統效應(邊到邊或中心到邊)以及晶圓與晶圓之間、批量與批量之間的差異。對於每個代工廠來說,上述因素對CD的影響是不同的,取決於工具的設置和整合方案(採用BARC、硬模等)。蝕刻系統和製程同樣具有三個等級的系統級CD非一致性問題。摻雜效應就是一個特殊的蝕刻CD效應,n摻雜線要比未摻雜或p摻雜線的線寬更大。

跨越晶片的CD控制是透過選擇物理和化學電漿的屬性實現的。由於非均質蝕刻是透過產生蝕刻和沈積間的恰當平衡來達到的,因此這兩種製程的鄰近效應可用來確定特定步驟的整個CD微負載(microloading)。例如,向多晶矽閘主蝕刻區加入含氣體的CxFy物質,將側邊鈍化機制從基於SiOxCly變為基於CxFy,因而減少Dense-iso輪廓和CD差異造成的影響[12]。氣相產生的碳側壁顯示:接近靈敏度度看來要比基於矽氧化層的鈍化程度要低,因為矽氧化層鈍化主要是由蝕刻前端二次沈積產生的,因此對接近特徵尺寸的開口區域比較感應。值得一提的是添加CF4或NF3的還能顯著地減少摻雜效應。

一般來說,從印刷CD到閘線最終實體CD,對降低整體CD有一體化的要求,這是在稱為‘光阻調整’的製程步驟中完成的。由於它具有更強的等方特性,該步驟可以被設為‘隔離快速調整’或‘密集快速調整’。與矽閘蝕刻類似,該步驟的主要調整技術是改變蝕刻和沈積製程間的平衡。

偏置電源和添加CxFy氣體可作為調整Dense-iso蝕刻行為的參數。調整步驟中著重需要注意的是:除了CD一致性和CD微負載外,還有可用的光阻預算,特別是其中涉及後續光罩開口步驟。我們發現,在調整後使用基於含碳材料的高級構圖薄膜和作為硬模薄膜[13]的可選介質覆蓋層,就能夠達到需要的光阻厚度,因而允許在薄介質頂層開口。然後,就可以剝離光阻層,在介質層上蝕刻基於碳的硬模。在多晶矽主蝕刻時,能夠非常容易地去除介質層。在整個閘蝕刻完成後,碳硬罩幕要在原處被剝離。

對於高摻雜和未經熱處理的多晶矽閘來說,由於易受熱磷酸的侵襲,基於SiON介質的硬模的可剝離性通常是一個大問題,因此上述特性給這種光罩堆疊提供了另外一個非常具有競爭性的應用。

CD在晶圓上的分佈取決於晶圓尺寸大小,可透過設計電漿蝕刻腔及其調諧功能解決。至少有三個參數適用於矽蝕刻腔內從中心到邊緣的CD分佈控制,它們是離子通量密度、中性助熔劑密度和晶圓表面溫度。

2. 晶圓與晶圓、批量到批量間的CD控制

晶圓與晶圓、批量與批量間的CD控制需要一個穩定和可重覆的製程腔,它可以包含精確定義的腔壁條件,因為這是大部份重要複合產生的地方。我們發現自清潔製程流程和無晶圓乾燥清潔法能解決這個問題。

增加氟氣可以抑制矽氧化層在腔壁上的沈積,並顯著地減少乾燥清潔時間,因而提高蝕刻的產能。使用無晶圓乾燥清潔製程允許執行非清潔法,即混合模式下的沈積製程與自清潔製程的結合。如果由生產線的終點控制無晶圓乾燥清潔,就能實現混合生產的自動化。

要使製程腔穩定工作,就必須透過快速數據擷取方法嚴格地監視和控制所有的製程腔參數,它們包括:全頻譜發射以及射向陰極的離子能量和射線強度這樣的電漿參數。可以採用神經網路和主要成分分析等數據壓縮技術來實現故障檢測和即時製程調整。也可以根據待加工晶圓或以前蝕刻好的晶圓的資訊進行製程調整。這些資訊可以由板上或專用的度量工具產生。

板上度量方案能夠大幅減少循環時間,實質上這也是根據蝕刻晶圓輸出的結果(反饋控制)進行製程調整的唯一途徑。第一個得益於該技術的應用是根據預蝕刻光阻外形測量(前向控制)來調整光阻微調時間。這種一體化技術現已應用到生產過程之中,它能夠精確確定微影和蝕刻之間的相關性,獲得了只有測試每個晶圓才能達到的精密度。為了能夠依據輸出晶圓來調整微調時間(反饋控制),可以利用一體化的晶圓處理方法,在晶圓完成蝕刻之前(即清潔前)測試下一片被蝕刻晶圓的外形。這一技術能夠進一步提高晶圓與晶圓(WTW)之間、批與批之間CD的一致性,由於前一批發出的晶圓的微調時間的調整能夠自動進行,因此可以大幅縮短循環周期。

上述情況說明,對於被製造的每個晶片上的單個電晶體而言,先進的閘蝕刻製程日益依賴於各種技術去確保實現各種嚴格的CD控制目標。

3. 閘氧化層調整

為了達到元件的性能目標,閘氧化層厚度的調整非常關鍵,但被調整的介質首先必須滿足漏電和可靠性要求。根據130nm節點的厚度和熱能限制條件,分別是2.0nm和1.6s的1050℃,在閘氧化層中添加氮物質是防止從閘多晶矽到矽基板的‘B穿透’的先決條件。介質中的氮物質還能用來降低閘漏電。

透過採用去耦電漿氮化(DPN)技術和現場RTP熱處理製程,氧氮化層製作製程已經成功地被應用於90nm製程元件的製造,所製成的厚度達到1.2-1.6nm。這種現場熱處理製程對於改進的WTW和晶圓內部(WIW)的一致性來說非常重要。經改進的WTW性能對於製程的生產控制非常關鍵。生產過程各製程步驟和超薄閘介質上吸附的污染物之間的排隊時間對最終的EOT的影響達到1A以上。

將氧氮化物閘介質延用至65nm製程的挑戰在於:既要滿足1.0nm時的漏電和可靠性要求,又要不明顯地降低其遷移率。採用DPN技術的全集中式(底板透過PNA氧化)閘在可接受的漏電和可靠性條件下可達到1.2nm以下的EOT,並保持較高的遷移率(圖1a)[14]。集中式處理可以改善EOT尺寸的調整、WTW和WIW一致性以及電晶體性能。採用脈衝式RF製程之類的硬體方法可以把Vth偏移控制到最小,透過降低電漿的電子溫度(kTe)可以提高驅動電流,並控制氧化層中的氮物質的分佈(圖1b[14])。

4. 特淺結調整

電晶體結的調整是一個非常複雜的課題,要求對結深度、面電阻和側壁斷裂等參數同時進行最佳化,而每個參數在決定電晶體短通道性能方面都扮演著關鍵角色。通常使用離子注入和快速熱處理技術來控制這些參數,下面首先對此加以討論,然後分別討論磊晶矽(Si)和鍺矽(GeSi)加高源╱漏(S/D)極和源╱漏極的擴展性問題。

半導體產業國際技術發展藍圖(ITRS)規劃確定,90nm製程結深度要在15-25nm之間,面電阻值要小於660歐姆╱平方[15]。這些數值能夠很好地透過傳統注入和峰值熱處理(Tpeak在50℃內有1.7s的駐留時間)製程實現。因此,一些設備供應商已經將90nm製程設備的開發重點轉為提高產能和製程的可控性。

要透過‘B擴散’提高離子注入的產能是很困難的,因為需要特別低的能量才能滿足特淺結的加工要求。在劑量接近1014/cm2時,500eV B注入通常用於源╱漏極擴展。透過採用先進的減速透鏡技術和基於中等減速透鏡技術的光束設計方法,我們已經實現了高產能,並達到了精確的可重覆性。現在每小時已能加工35片晶圓。特別值得一提的是結點抗斷裂性能良好。

過去,簡單的注入和峰值熱處理結在矽晶圓中產生接近8nm/10倍深度的斷裂點。在採用鍺注入前首先無序地注入矽,就可以將這一數值改善到6nm/10倍深度[16]。透過共同注入F類物質調和B擴散,就可以將這一性能進一步改善至5nm/10倍深度[17]。雖然這個結點斷裂指標要比ITRS規定的4nm/10倍深度稍微高一些,但足以使製成的90nm元件正常工作。

當然,實現大量製造的關鍵還在於這些難調整的結點所能達到的受控水準。注入劑量和能量精密度度很重要,但研究顯示,峰值熱處理溫度的一致性是需要控制的最關鍵參數[18]。峰值溫度一致性對元件性能有很大的影響,因為源╱漏極擴展的側壁位置及其產生的有效通道長度與熱處理的溫度呈指數關係。pMOS電晶體閘限電壓隨溫度的變化率超過2mV/℃,因而在90nm製程中需要將溫度控制在小於5℃,由此可見溫度靈敏度之大。當元件製造採用65nm製程時,溫度靈敏度會更大。

峰值熱處理能力能夠滿足這些極具挑戰性的元件製造要求,它能夠將各片晶圓上所有點的溫度一致性控制在5℃和3-Σ範圍之內,這樣就能夠提高元件的良率,並使每片晶圓產出更多具有最高速度的晶片。

本文小結

如前所述,在最佳化元件性能中壓力是一項非常重要的參數。S.Thompson,et.al.的研究顯示,在源╱漏極區採用選擇性鍺矽可以顯著提高(可達20%) MOSFET元件的驅動電流[1]。除了改善與壓力有關的遷移率之外,鍺矽的其它好處是:1. 鍺矽的帶隙(band gap)要比矽小,因此會減弱半導體矽化物介面的蕭特基阻障。2. 鍺能夠提高摻雜劑在矽中的摻合度。在這兩方面因素的共同作用下,源╱漏接觸電阻和面電阻被減少了,因而MOSFET元件的驅動電流和速度也得到了提高。

此外,鍺矽沈積製程閘還面臨艱鉅的挑戰,因為對薄膜厚度和整個晶圓上的鍺以及摻雜濃度的一致性要求很高之外,還要求每批晶圓加工的一致性也很高。控制薄膜厚度、鍺以及摻雜濃度的本身就是很大的挑戰。在磊晶沈積前,對矽表面的清潔非常重要,因為蝕刻後殘留的任何污染物或損傷都會嚴重影響磊晶(Epi)薄膜的品質,甚至無法產生磊晶層。除了濃度一致性、加工一致性和表面清潔等要求外,鍺矽沈積應該具有可選性,即它只產生在矽的通道上,而不會在介質區出現沈積。

隨著元件特徵尺寸和結點尺寸越來越薄,漏電流會不斷增加。解決問題的方法之一是將矽化層的深度控制到小於閘介質厚度。然而,減少矽化層厚度會引起面電阻的增加,這是我們不希望看到的。要想在不增加接觸電阻的情況下解決漏電問題,可以選用磊晶來形成高於閘介質厚度的加高的源╱漏極。矽磊晶層可作為犧牲層,因為矽化製程會把它完全消耗掉。在完全耗盡型SOI元件中,使用加高的源╱漏極是絕對必要的。圖2給出了這種帶加高源╱漏極的電晶體結構[19]。該製程流程包括製作隔離帶、執行磊晶沈積和加高區域的金屬化。

在小尺寸元件中,為矽化層選擇恰當的金屬材料非常關鍵,需要考慮的因素包括:矽化過程中的矽(或鍺矽)消耗、獲得低光阻相位所需的熱預算、低光阻性和矽化物的熱穩定性等等。最有希望的候選金屬材料是鎳(Ni),它能形成低光阻的單矽化層和單矽鍺混合層。

總之,對90nm製程技術而言,FEOL面臨的挑戰性還是相當適中的。擴展或升級已有設備能夠基本滿足對性能和可靠性的目標要求。我們在設立先進的製程控制、改善一致性、提高產能和開發重點製程上做了一些工作。需要採用新材料或新製程包括閘氧化層的電漿氮化技術(DPN)、基於碳的硬模製作技術和選擇性產生矽和╱或鍺矽的製程。未來技術的發展必將面臨更多困難。目前正研究的領域包括:高K值閘介質材料、金屬閘電極、先進注入製程和毫秒級熱處理製程等等。

作者簡介:

Gregg Higashi博士曾在貝爾實驗室工作了20年,並於2002年10月就任應用材料公司電晶體系統產品業務部技術長(CTO)和新技術總監。Higashi博士擁有麻省理工學院的物理學學士和博士學位。

Thorsten Lill是應用材料公司矽蝕刻產品部技術總監,他於1995年加入應用材料公司,在現場支援和技術開發部擔當過多種職位。Lill博士擁有德國弗來堡大學的物理學博士學位。

參考文獻:

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11. S. Ito, et. al., "Mechanical stress effect of etch-stop nitride and its impact on deep submicron transistor design," 4/00 IEEE.


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19. Z. Krivokapic, et. al., "High performance 25nm FDSOI devices with extremely thin silicon channel," 2003 Symposium on VLSI Technology.

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90nm技術專業詞彙

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B-penetration:B穿透

Chemical-mechanical planarization (CMP):化學機械研磨處理

critical dimension(CD):臨界尺寸

carbon hardmask:碳硬罩幕

Die proximity effect (dense / iso effect):晶片接近效應(密集╱隔離效應或Dense-iso效應)


Epi film:磊晶薄膜

Front End of Line, FEOL:前端線

gate oxide recess:閘氧化槽

High-density plasma (HDP):高密度電漿

in-situ steam generation (ISSG):現場蒸氣產生

in situ RTP anneal:現場RTP熱處理

The International Technology Roadmap for Semiconductors (ITRS):半導體國際技術發展藍圖


liner oxidation:通道內壁隔離層氧化

resist trim:光阻微調

raised source/drain (S/D):增高式源/漏極

shallow trench isolation (STI):淺通道隔離

STI aspect ratio (depth of trench/width of trench):淺通道隔離高寬比(通道深度╱通道寬度)


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