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處理器/DSP  

RTL級設計提交技術已臻成熟

上網時間: 2003年09月13日     打印版  Bookmark and Share  字型大小:  

關鍵字:USA  美國  Tera Systems  RTL  暫存器傳輸層 

暫存器傳輸級(RTL)設計提交正引發IC設計方法的一次重大轉變。不斷縮小的製程節點、不斷增加的SoC設計複雜度、再加上緊縮的研發預算,所有這一切均使得傳統的‘閘級設計提交(signoff)’變得無法令人接受,特別是注意到由於合成╱佈局佈線的設計反覆而造成的時間和金錢上的浪費。SoC設計工程師需要更高的工作效率、降低設計成本、並加速設計周轉時間,而所有這些目標他們均可透過將更多的設計在RTL級完成來實現。

隨著製程技術的發展,晶片製造能力(摩爾定律)和設計能力之間的落差(即所謂的設計間隙)正變得越來越大。遵守摩爾定律意味著每隔幾年就需要對設計技術進行一次大的革新。設計技術發展的一個主旋律是設計抽象等級正變得越來越高。另外,每次大的設計技術革新都會帶來EDA設計工具的又一輪周期性變革,並導致EDA供應市場的一次新的洗牌。這大約每隔5到8年產生一次。

如同從原理圖輸入發展到基於硬體描述語言(HDL)的設計輸入,標誌著IC設計從電晶體級向閘級轉移一樣,閘級設計工具現在也已走到了生命的盡頭。不斷縮小的製程設計節點已經導致互連延遲成了影響晶片時序的主導因素。邏輯╱合成工具賴以最佳化設計時序的統計性連線延遲估計幾年前就已不能再用了。甚至傳統的基於平面規劃的連線延遲估計對於採用130奈米及以下製程的晶片設計來說也是不夠精確的。圖1: 傳統的IC設計流程

利用合成╱佈局佈線迴圈方法來收斂晶片時序及其他規格十分耗時而且成本昂貴,因此問題往往發現得太晚,以及晶片的設計時間表增加了太多的不可預見性。此外,合成不能很好地解決訊號完整性和可靠性等其他問題。因此設計人員需要更全面的早期分析及預測工具來掌控IC設計實體層效果。

雖然最近設計工具和方法有了很大改進,例如實體合成和整合的RTL到版圖工具和設計流程,但這並不能解決複雜晶片設計中時間和資金的浪費問題。這些工具都很昂貴,而且還是不能提供早期的設計可行性分析。此外,這些工具的執行時間很長,而且需要前端設計人員具備一定的後端(實體層設計)知識。

製程技術的不斷改進要求將SoC的設計提升到更高一個層面,即RTL。設計者不僅必須在合成之前識別出隨後的時序、訊號完整性和可靠性等問題,而且要能夠找出設計中對晶片性能有較大影響的地方。設計成功的關鍵是設計收斂,而不僅僅是達到時序要求。這些性能規格包括時序、功耗、可靠性和晶片成本,它們都是相輔相成的,因此需要一個能夠同時處理和最佳化所有這些設計規格的RTL設計環境。圖2: 新的IC設計流程

成功的RTL設計可預知性和修正需要精確的RTL矽片虛擬原型工具才能產生高價值的RTL設計提交。這些工具可以在進行昂貴的合成和佈局佈線作業以前預知佈局後實體行為,在RTL級識別並解決問題,並指導後續的合成和佈局佈線工具。在RTL級進行設計修正比在閘級或更底層設計時修正有更好的性能收斂性。另外,在RTL級解決問題所需成本要比在設計周期的晚期低很多(見圖1)。

RTL級設計也更接近系統級設計規格,這可以幫助系統設計師從系統層來表達設計意圖。RTL級設計其他好處還包括:設計複雜性比閘級設計低;RTL設計和分析工具比閘級工具執行得要快很多。因為RTL設計會影響到後端作業,所以這一級的矽片虛擬原型工具對可製造性設計(DFM)和性能決策都有重大影響。

一些領先的ASIC公司,包括IBM、LSI

Logic和NEC,都已開始使用Tera系統公司的RTL矽片虛擬原型工具作為他們基於單元的設計平台的前端工具。NEC(用於ISSP設計)和LSI

Logic公司(用於RapidChip設計)也已選用Tera系統的工具作為其結構化ASIC設計前端。RTL工具的互通作業性允許這些公司使用他們自己的後端設計工具以及Cadence、Synopsys和Magma等公司的後端工具。這些公司的成功為RTL設計提交成為成功設計必要組成部份鋪平了道路,無論ASIC還是COT設計都可從中受益。它雖然只是後續提交的補充,但對於快速識別和解決潛在的問題有很大的優勢。

在2003年設計自動化會議的一個小組座談會討論中,當提及前端╱後端設計提交的不足時,Broadcom公司高級工程經理Roger

Carpenter指出,當涉及到複雜晶片的設計時,前端和後端的提法已經不合時宜。他覺得應該用‘規格’和‘實現’來取代前端和後端的提法。RTL矽片虛擬原型工具將成為SoC設計新的規格前端,而將邏輯合成和實體實現工具合併作為新的後端實現(見圖2)。RTL設計提交將成為這種新一代前後端工具交替的標誌。在前端設計規格階段,RTL的結構性研究和設計分析將指導設計者獲得一個滿足晶片要求的可行設計結構。新的、合併後的邏輯合成和實體實現後端要比合成╱佈局佈線的多次反覆有效得多,每個工具只做它自己的最佳化作業。

其結果是,這一設計流程要比現有的以閘級為中心的設計方法節省時間和資金。已經過驗証的RTL虛擬原型工具將加速這種新流程的設計生產率,因而可縮小晶片設計縫隙,並且能跟上持續的製程和矽IP的發展。

作者:Alain Labat


總裁兼CEO


Tera系統公司




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