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鎖相環和延遲鎖定環變成可再使用IP模組

上網時間: 2004年01月17日     打印版  Bookmark and Share  字型大小:  

關鍵字:系統單晶片  串列?解串器  延遲鎖定環  相位鎖定環  知識產權 

系統單晶片(SoC)設計中,鎖相環(PLL)和延遲鎖定環(DLL)成為越來越重要的部份,但PLL和DLL的設計難度是眾所周知的。現在,一些積累數十年經驗的專業設計團隊正試圖把這些元件逐步轉化成可像普通模組一樣被重覆使用的知識產權(IP)模組。TrueCircuits公司最近發佈的DLL IP模組和來自Agere系統公司的串列器╱解串器IP就是其中的兩個例子。

Agere的元件是一種用於光纖通道收發器的通用串列器╱解串器,在其時脈╱數據恢復(CDR)電路中包含一個DLL。TrueCircuits模組最初的設計目標是用於高級DDR DRAM介面,但它也適用於需要多個延遲訊號的任何高頻領域。

“目前,在專有系統中實現的DDR介面已經超過500MHz的工作頻率,”TrueCircuits公司總裁John Maneatis指出,“這些介面需要更大的靈活性,而不只是正交選擇功能。”

從行為上看,PLL和DLL都屬於高頻的類比元件,而且具有嚴格的抖動要求,因為它們對電源噪音、基底噪音或來自附近互連元件的干擾非常感應。此外,這些元件常常處於晶片上最高頻率的電路網中。

TrueCircuits模組使用一根類比延遲線把相位鎖定在輸入時脈上,並採用一個主從架構根據參考時脈來產生多個延遲選通脈衝。“數位延遲線是一種更通用的解決方案,”Maneatis表示,“但它們不能很好地補償溫度或電壓的變化,而且存在對電源感應的問題。它們的確不是高速設計最佳選擇。”圖:延遲鎖定環的結構圖。

他宣稱,DLL模組足夠小,以至於可以放置在I/O pad的邊沿,所以每個I/O埠都能擁有自己專用的DLL。現在,該模組已經足夠穩定,並贏得了至少四家客戶。該產品以標準IP而不是定製設計形式提供給用戶。

Agere系統的通用串列器╱解串器用於光纖通道收發器,瞄準的是另一種完全不同的應用。該串列器╱解串器以標準IP的形式供應給Agere的ASIC客戶,並已經被應用到Agere的許多標準產品IC中。它採用單一的實體設計覆蓋了從1GHz到4GHz的整個頻率範圍。

“目前,我們瞄準的市場是儲存區域網路,在這種網路中,廉價的大容量硬碟驅動器被應用到低成本的PC和伺服器上,”Agere公司高速介面開發部總監Greg Sheets表示,“從許多方面看,這都是對串列╱解串器模組需求最旺盛的環境。”

在這個市場,驅動器製造商越來越難以預測支援某個特定產品線所需的連接速度。他們不得不迎合電腦供應商認為是最高性價比的特定組合。這意味著要覆蓋寬廣的頻率範圍,直至多通道、10Gbps的Xaui介面。

但與此同時,這些介面的應用環境很少關注電源噪音。因此,串列╱解串器必須具有極佳的電源干擾抑制特性,而且必須超出相位噪音和基底耦合等其它參數,只有這樣才能保證有足夠大的裕度在現實世界中正常工作。

在串列╱解串器內部有一個放大器、一個CDR電路和一個解再使用器。其中,CDR是迄今為止最關鍵的元件,而CDR的核心是一個DLL。“過去,設計師通常根據經驗法則來決定選擇類比環還是數位環,但近年來幾乎全部選用數位方法。”Sheets說。

Agere從事串列╱解串器產品的開發已逾10年,其獨到之處在於使單個設計能夠在1至4GHz的整個範圍內工作。該設計是可程式的,所以相位檢測器和壓控振盪器的內部電路可以被設定在特定的頻率範圍。但它採用了非常仔細的類比設計,以保證迴路在整個頻率範圍內的性能穩定,Sheets表示。

另一個重要因素是佈局。通常,串列╱解串器模組如此精密,以至於必須被放置在晶片的指定位置上,因而遠離潛在的基底噪音源並滿足封裝設計者的要求。Agere基於一種基底建模功能,已經開發了一個定製基底程式,它可以把模組放置在使客戶設計獲得最佳工作效果的位置上,而不只是簡單地滿足優先約束條件。

作者:張國勇




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