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功率技術/新能源  

降低切換式電源之待機功率損失

上網時間: 2004年02月29日     打印版  Bookmark and Share  字型大小:  

關鍵字:待機功率損失  降低切換頻率  降頻技術  脈衝省略模式  突衝模式 

圖1:脈衝省略的概念 先進國家對電器產品之低功率損耗要求日益嚴格,近來更針對待機時之功率損耗訂定標準規範。為此,許多降低切換頻率的技術也就孕育而生。本文將探討脈衝省略模式(pulse skipping)、突衝模式(burst mode)及非導通時間調變(off time modulation)等三種較常被使用的降頻技術圖2:因為脈衝省略造成電壓突昇或突降的情形

在環保意識抬頭的綠色時代,對於有限能源的有效利用已經成為共識。歐美國家對於電器產品在無載待機時的功率損耗,也定義出明確的規範。其中,歐洲經濟共同體(EEC)公佈之具體規範如表1所示。在美國方面,從2001年7月起美國之政府機構將不得購買待機損耗超過1W的電器產品。由此可見,在不久的未來電源轉換器低待機損耗將成為基本要求,也是電源設計工程師必須面臨的挑戰。

切換式電源之損耗分析

切換式電源轉換器的損失包含有:導通損失、切換損失以及週邊控制電路之損耗。電路中不同元件之損耗成因不同,抑制這些損耗的對策也就不同。以數學式子量化這些損耗,進而整理降低各個元件損失的方法,才能推論出具體有效降低整體損耗的方案。為了討論的方便,本文將以常用的反馳式轉換器(flyback圖3:突衝模式的概念 converter)為例,將各種元件損失以數學方程式表示,並列出其解決方法。表2、表3及表4分別為導通損失、切換損失以及週邊控制電路之損耗分析與解決對策。

導通損失與切換損失與轉換器切換頻率的關係密切。然而,轉換器高頻操作可以降低對儲能元件(電感與電容)大小的要求,為了降低轉換器在待機時的損失而讓轉換器在輕載與無載待機時的切換頻率降低,也就成為可以兼顧元件體積與能量損耗的有效方法。目前已有多種技術[2-7]基於此概念而被發明且應用到實際電源管理IC上,以下我們將就其中三種應用較為廣泛之技術,分別介紹其設計概念與特性。

降低輕載與空載切換頻率圖4:突衝模式可能造成的電壓突降

1. 脈衝省略(pulse skipping technique)技術


圖1所示為脈衝省略技術[2,3]之概念示意圖。顧名思義,當負載降低時,驅動功率開關的切換脈衝將遮蔽住(省略掉)。部分脈衝被省略,等效來說是降低了切換頻率,可以降低高頻切帶來的損失。然而此種降頻方式,卻也造成如圖2所示之輸出電壓突降與突升的情形。

在反馳式轉換器中,當一次側開關導通時,能量被儲存在變壓器之激磁電感中。待開關截止後,原先儲存的能量被釋放到負載側。儲存在激磁電感中的功率可以表示成(fSxVin2xTON2)/(2xLP)。當負載降低到某個程度,脈衝省略機制將使得有效切換頻率減半。此行為代表轉換器供應負載之功率減半,回授電路將調變增加脈衝之寬度以補足輸出負載所需之功率。而在回授電路完成調變增加脈衝寬度到足夠輸出負載之前,輸出電壓將產生突降的情形。相反的情形發生在等效切換頻率被加倍時,輸出電壓將發生突升的情形。這種負載變動時的輸出電壓突升與突降情形,乃是切換頻率不連續式調變下(倍數增加或降低)的必然結果。

2. 突衝模式(hiccup mode or skipped period)技術圖5:非導通時間調變之概念


突衝模式(burst mode)[4]技術,或稱打嗝模式(hiccup mode)或省略週期模式,其概念式意圖如圖3所示。在重載一般情況下,回授電路根據輸出電壓變化來調變脈衝寬度。當負載降低到某個程度,控制電路將維持原有脈衝寬度,轉而週期性的部分的脈衝。控制電路透過降低脈衝群寬度,或增加遮蔽週期長度,達到降低損耗的目的。此技術有兩個明顯的缺點,就是低頻干擾會和遮蔽週期一起諧震出現,而且負載的突然改變,也會造成如圖4所示之輸出電壓突降情形。

3. 非導通時間調變(Off-time modulation)技術


圖5所示為非導通時間調變的基本概念[5-7]。當負載改變時,切換頻率將被連續性的降低或增加。切換頻率與輸出功率的關係如圖6所示。在輕載與無載待機時,此種連續性調變降低切換頻率的方式,除了可以有效降低能量損失,還可以避免發生連續性調變技術(如脈衝省略技術)所造成的輸出電壓突升或突降情形。圖6:切換頻率相對輸出功率的關係圖

啟動電路損失

啟動電路的損失在電源轉換器空載待機時佔所有損耗很高的比例。此處我們將介紹一種啟動速度快且損耗低的啟動電路。如圖7(a)所示為傳統式的啟動電路,其中VSTA是波寬調變控制器的起始臨界電壓,TD_ON則是啟動延遲(start-up圖6:切換頻率相對輸出功率的關係圖 delay)時間,TD_ON=(C1xVSTA)/IC1。使用較大的輸入電阻(Rin)可以有效的降低電阻性損失,但啟動延遲時間將會延長。若是使用圖7(b)之建議電路,其中C1電容較小使得在使用較大的輸入電阻時,以降低啟動電路之損失,同時仍然可以擁有夠快的啟動速度。較大的C2電容可以提供穩定的電壓給控制器使用,而不增加啟動延遲時間。圖8:實驗電路。

實驗結果

圖8所示是一個輸入電壓90-264 Vrms及輸出電壓電流12V/5A的交流轉直流的轉換器。使用之控制晶片為SG6841,採用BiCMOS製程,其非導通時間之調變在負載為20%開始發生作用,輸入電阻為3MΩ。表5列出了主要的量測結果。圖9則記載了閘極端從無載到滿載的電壓圖形。在無載的情況下,切換頻率設計在2到8kHz間動作,用來降低音頻干擾。

結論圖9:不同負載下量測之MOS驅動波形。

本文探討三種被廣泛使用於降低電源轉換器待機損耗的降頻技術。除了分別介紹三種技術的基本概念,同時也說明其可能缺點。另外也介紹一個低損失的啟動電路,以降低啟動電阻的損耗。最後,以其中一種降頻技術(非導通時間調變)為基礎,製作了一個實驗電路,其輸出電壓電流規格為12V/5A,在240V交流輸入且輸出無載時,輸入功率只有0.1W。

參考文獻表1:歐盟規範之無載待機功率損耗。

[1]. R. Erickson, D. Maksimovic, Fundamentals of Power Electronics, 2nd ed., 2001 Kluwer Academic publishers.


[2]. Sandri, et al., "DC-to-DC converter functioning in a pulse slipping mode with low power consumption and PWM inhibit," US patent 5,745,352, Api. 1998, SGS-表4:控制電路的主要損失。 Thompson.


[3]. Culpepper, et al., "Switching DC-to-DC converter with discontinuous pulse skipping and continuous operating mode without external sense resistor," US patent 6,396,252, May 2002, National Semiconductor.


[4]. Majid et al., "Low power stand-by for switched-mode power supply circuit with burst mode operation," US patent 5,812,383, Sep. 1998, Philips Ele表5:實驗量測結果。 ctronics.


[5]. T. Yang, "Pulse width modulation controller having frequency modulation for power converter," US patent 09/931,641, System General Inc.


[6]. T. Yang, "PWM controller having off-time modulation for power converter," US patent 6,545,882, Aug 2001, System General Inc.


[7]. T. Yang, et al., "PWM controller having adaptive off-time modulation for power saving," US patent pending 10/065,531, System General Inc.

作者:陳佐民


資深工程師


崇貿科技




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